JAJU849A september   2022  – may 2023

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計上の考慮事項
      1. 2.2.1 フレーム・ハンドラ
  9. 3ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 3.1 ハードウェア要件
    2. 3.2 テスト構成
    3. 3.3 テスト結果
      1. 3.3.1 電源突入テスト (TCM_PHYL_INTF_ISIRM)
      2. 3.3.2 インターフェイス・ウェークアップ電圧 (TCM_PHYL_INTF_IQWUF および TCM_PHYL_INTF_IQWUHL)
      3. 3.3.3 電流シンク
      4. 3.3.4 タイミング・テスト
  10. 4設計とドキュメントのサポート
    1. 4.1 設計ファイル
      1. 4.1.1 回路図
      2. 4.1.2 BOM
    2. 4.2 ツールとソフトウェア
    3. 4.3 ドキュメントのサポート
    4. 4.4 サポート・リソース
    5. 4.5 商標
  11. 5改訂履歴

概要

このデザインは、高速で確定的なタイミングを実現する 8 ポート IO-Link マスタを実装します。各ポートは個別のビット・レートとサイクル・タイミングで動作できます。このデザインを使用して、OPC UA、Profinet、EtherCAT、Ethernet IP への接続用リモート IO ゲートウェイを構築できます。PRU ベースのフレーム・ハンドラにより、タイミングと同期を柔軟に調整できます。