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SN54LS595

ACTIVO

Registros de desplazamiento de 8 bits con bloqueos de salida

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SN54LS595

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Detalles del producto

Configuration Serial-in, Parallel-out Bits (#) 8 Technology family LS Input type Bipolar Output type 3-State Clock frequency (MHz) 25 IOL (max) (mA) 24 IOH (max) (mA) -2.6 Supply current (max) (µA) 65000 Features High speed (tpd 10-50ns) Operating temperature range (°C) -55 to 125 Rating Military
Configuration Serial-in, Parallel-out Bits (#) 8 Technology family LS Input type Bipolar Output type 3-State Clock frequency (MHz) 25 IOL (max) (mA) 24 IOH (max) (mA) -2.6 Supply current (max) (µA) 65000 Features High speed (tpd 10-50ns) Operating temperature range (°C) -55 to 125 Rating Military
CFP (W) 16 69.319 mm² (— mm × — mm) CDIP (J) 16 135.3552 mm² (— mm × — mm)
  • 8-Bit Serial-In, Parallel-Out Shift Registers with Storage
  • Choice of 3-State ('LS595) or Open-Collector ('LS596) Parallel Outputs
  • Shift Register Has Direct Clear
  • Accurate Shift Frequency:DC to 20 MHz

 
  • 8-Bit Serial-In, Parallel-Out Shift Registers with Storage
  • Choice of 3-State ('LS595) or Open-Collector ('LS596) Parallel Outputs
  • Shift Register Has Direct Clear
  • Accurate Shift Frequency:DC to 20 MHz

 

These devices each contain an 8-bit serial-in, parallel-out shift register that feeds an 8-bit D-type storage register. The storage register has parallel 3-state ('LS595) or open-collector ('LS596) outputs. Separate clocks are provided for both the shift register and the storage register. The shift register has a direct-overriding clear, serial input, and serial output pins for cascading.

Both the shift register and storage register clocks are positive-edge triggered. If the user wishes to connect both clocks together, the shift register state will always be one clock pulse ahead of the storage register.

 

These devices each contain an 8-bit serial-in, parallel-out shift register that feeds an 8-bit D-type storage register. The storage register has parallel 3-state ('LS595) or open-collector ('LS596) outputs. Separate clocks are provided for both the shift register and the storage register. The shift register has a direct-overriding clear, serial input, and serial output pins for cascading.

Both the shift register and storage register clocks are positive-edge triggered. If the user wishes to connect both clocks together, the shift register state will always be one clock pulse ahead of the storage register.

 
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Documentación técnica

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Documentación principal Tipo Título Opciones de formato Descargar la versión más reciente en inglés Fecha
* Hoja de datos 8-Bit Shift Registers With Output Latches datasheet 1/03/1988
* SMD SN54LS595 SMD 5962-86717 21/06/2016

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