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Protocolo e interruptores de bus y multiplexores

SN74CBTLV3857

ACTIVO

Interruptor de bus FET de 3.3 V, 1:1 (SPST) y 10 canales con resistores de bajada internos

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SN74CBTLV3857

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Detalles del producto

Protocols Analog Configuration 1:1 SPST Number of channels 10 Bandwidth (MHz) 200 Ron (typ) (mΩ) 5000 Input/output voltage (min) (V) 0 Input/output voltage (max) (V) 3.6 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (mA) 48 COFF (typ) (pF) 5 OFF-state leakage current (max) (µA) 1000 Ron (max) (mΩ) 40000 VIH (min) (V) Vref+180mV VIL (max) (V) Vref-180mV Rating Catalog
Protocols Analog Configuration 1:1 SPST Number of channels 10 Bandwidth (MHz) 200 Ron (typ) (mΩ) 5000 Input/output voltage (min) (V) 0 Input/output voltage (max) (V) 3.6 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (mA) 48 COFF (typ) (pF) 5 OFF-state leakage current (max) (µA) 1000 Ron (max) (mΩ) 40000 VIH (min) (V) Vref+180mV VIL (max) (V) Vref-180mV Rating Catalog
SOIC (DW) 24 159.65 mm² (15.5 mm × 10.3 mm)
  • Enable Signal Is SSTL_2 Compatible
  • Flow-Through Architecture Optimizes PCB Layout
  • Designed for Use With 200 Mbit/s Double Data-Rate (DDR) SDRAM Applications
  • Switch On-State Resistance Is Designed to Eliminate Series Resistor to DDR SDRAM
  • Internal 10-k Pulldown Resistors to Ground on B Port
  • Internal 50-k Pullup Resistor on Output-Enable Input
  • Rail-to-Rail Switching on Data I/O Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • Enable Signal Is SSTL_2 Compatible
  • Flow-Through Architecture Optimizes PCB Layout
  • Designed for Use With 200 Mbit/s Double Data-Rate (DDR) SDRAM Applications
  • Switch On-State Resistance Is Designed to Eliminate Series Resistor to DDR SDRAM
  • Internal 10-k Pulldown Resistors to Ground on B Port
  • Internal 50-k Pullup Resistor on Output-Enable Input
  • Rail-to-Rail Switching on Data I/O Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II

This 10-bit FET bus switch is designed for 3-V to 3.6-V VCC operation and SSTL_2 output-enable (OE\) input levels.

When OE\ is low, the 10-bit bus switch is on, and port A is connected to port B. When OE\ is high, the switch is open, and the high-impedance state exists between the two ports. There are 10-k pulldown resistors to ground on the B port.

The FET switch on-state resistance is designed to replace the series terminating resistor in the SSTL_2 data path.

This device is fully specified for partial-power-down applications using Ioff. The Ioff feature ensures that damaging current will not backflow through the device when it is powered down. The device has isolation during power off.

This 10-bit FET bus switch is designed for 3-V to 3.6-V VCC operation and SSTL_2 output-enable (OE\) input levels.

When OE\ is low, the 10-bit bus switch is on, and port A is connected to port B. When OE\ is high, the switch is open, and the high-impedance state exists between the two ports. There are 10-k pulldown resistors to ground on the B port.

The FET switch on-state resistance is designed to replace the series terminating resistor in the SSTL_2 data path.

This device is fully specified for partial-power-down applications using Ioff. The Ioff feature ensures that damaging current will not backflow through the device when it is powered down. The device has isolation during power off.
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* Hoja de datos SN74CBTLV3857 datasheet (Rev. E) 13/10/2003
Nota sobre la aplicación Selecting the Correct Texas Instruments Signal Switch (Rev. E) PDF | HTML 2/06/2022
Nota sobre la aplicación Multiplexers and Signal Switches Glossary (Rev. B) PDF | HTML 1/12/2021
Application brief Eliminate Power Sequencing with Powered-off Protection Signal Switches (Rev. C) PDF | HTML 6/01/2021

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Adaptador de interfaz

LEADED-ADAPTER1 — Adaptador de montaje superficial a cabezal DIP para pruebas rápidas de los encapsulados con plomo de

La placa EVM-LEADED1 permite realizar pruebas rápidas y prototipado de los encapsulados con plomo habituales de TI.  La placa tiene huellas para convertir los encapsulados de montaje en superficie D, DBQ, DCT, DCU, DDF, DGS, DGV y PW de TI a cabezales DIP con espaciamiento de 100 mil.     

Guía del usuario: PDF
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Modelo de simulación

SN74CBTLV3857 IBIS Model

SCDM053.ZIP (28 KB) - Modelo IBIS
Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
SOIC (DW) 24 Ultra Librarian
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