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SN74LVC112A

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Biestable J-K con activación de borde negativo doble con opciones de eliminación y preajuste

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SN74LVC112A

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Detalles del producto

Number of channels 2 Technology family LVC Input type TTL/CMOS Output type Push-Pull Clock frequency (MHz) 150 Supply current (max) (µA) 10 IOL (max) (mA) 24 IOH (max) (mA) -24 Features Balanced outputs, Clear, Negative edge triggered, Over-voltage tolerant inputs, Preset, Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
Number of channels 2 Technology family LVC Input type TTL/CMOS Output type Push-Pull Clock frequency (MHz) 150 Supply current (max) (µA) 10 IOL (max) (mA) 24 IOH (max) (mA) -24 Features Balanced outputs, Clear, Negative edge triggered, Over-voltage tolerant inputs, Preset, Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
TSSOP (PW) 16 32 mm² (5 mm × 6.4 mm) SOP (NS) 16 79.56 mm² (10.2 mm × 7.8 mm) SOIC (D) 16 59.4 mm² (9.9 mm × 6 mm) SSOP (DB) 16 48.36 mm² (6.2 mm × 7.8 mm) TVSOP (DGV) 16 23.04 mm² (3.6 mm × 6.4 mm)
  • Operates from 1.65V to 3.6V
  • Inputs accept voltages to 5.5V
  • Max tpd of 4.8ns at 3.3V
  • Typical VOLP (output ground bounce) < 0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) > 2V at VCC = 3.3V, TA = 25°C
  • Latch-up performance exceeds 250mA per JESD 17
  • Operates from 1.65V to 3.6V
  • Inputs accept voltages to 5.5V
  • Max tpd of 4.8ns at 3.3V
  • Typical VOLP (output ground bounce) < 0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) > 2V at VCC = 3.3V, TA = 25°C
  • Latch-up performance exceeds 250mA per JESD 17

This dual negative-edge-triggered J-K flip-flop is designed for 1.65V to 3.6V VCC operation.

This dual negative-edge-triggered J-K flip-flop is designed for 1.65V to 3.6V VCC operation.
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* Hoja de datos SN74LVC112A Dual Negative-Edge-Triggered J-K Flip-Flop with Clear and Preset datasheet (Rev. O) PDF | HTML 6/07/2025
Nota sobre la aplicación Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 15/12/2022

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

14-24-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados D, DB, DGV, DW, DYY, NS y PW de

El módulo de evaluación (EVM) 14-24-LOGIC-EVM está diseñado para admitir cualquier dispositivo lógico que se encuentre en un encapsulado D, DW, DB, NS, PW, DYY o DGV de 14 a 24 pines.

Guía del usuario: PDF | HTML
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Modelo de simulación

SN74LVC112A IBIS Model

SCEM012.ZIP (8 KB) - Modelo IBIS
Productos y hardware compatibles
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
TSSOP (PW) 16 Ultra Librarian
SOP (NS) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
SSOP (DB) 16 Ultra Librarian
TVSOP (DGV) 16 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Soporte y capacitación

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