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SN54LVC02A

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軍用 4 通道、2 輸入、2-V 至 3.6-V NOR 閘

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產品規格表

SN54LVC02A

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產品詳細資料

Technology family LVC Number of channels 4 Supply voltage (min) (V) 2 Supply voltage (max) (V) 3.6 Inputs per channel 2 IOL (max) (mA) 24 IOH (max) (mA) -24 Output type Push-Pull Input type Standard CMOS Features Over-voltage tolerant Inputs, Partial power down (Ioff), Ultra high speed (tpd <5ns) Data rate (max) (Mbps) 100 Rating Military Operating temperature range (°C) -55 to 125
Technology family LVC Number of channels 4 Supply voltage (min) (V) 2 Supply voltage (max) (V) 3.6 Inputs per channel 2 IOL (max) (mA) 24 IOH (max) (mA) -24 Output type Push-Pull Input type Standard CMOS Features Over-voltage tolerant Inputs, Partial power down (Ioff), Ultra high speed (tpd <5ns) Data rate (max) (Mbps) 100 Rating Military Operating temperature range (°C) -55 to 125
CDIP (J) 14 130.4652 mm² 19.56 x 6.67 CFP (W) 14 58.023 mm² 9.21 x 6.3 LCCC (FK) 20 79.0321 mm² 8.89 x 8.89
  • Operate from 1.65V to 3.6V
  • Specified from –40°C to 85°C, –40°C to 125°C, and –55°C to 125°C
  • Inputs accept voltages to 5.5V
  • Max tpd of 4.4ns at 3.3V
  • Typical VOLP (output ground bounce) <0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) >2V at VCC = 3.3V, TA = 25°C
  • Latch-up performance exceeds 250mA per JESD 17
  • Operate from 1.65V to 3.6V
  • Specified from –40°C to 85°C, –40°C to 125°C, and –55°C to 125°C
  • Inputs accept voltages to 5.5V
  • Max tpd of 4.4ns at 3.3V
  • Typical VOLP (output ground bounce) <0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) >2V at VCC = 3.3V, TA = 25°C
  • Latch-up performance exceeds 250mA per JESD 17

Inputs can be driven from either 3.3V or 5V devices. This feature allows the use of these devices as translators in a mixed 3.3V/5V system environment.

The device performs the Boolean function Y = A + B or Y = A ⋅ B in positive logic.

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The device performs the Boolean function Y = A + B or Y = A ⋅ B in positive logic.

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類型 標題 日期
* Data sheet SNx4LVC02A Quadruple 2-Input Positive-NOR Gates datasheet (Rev. S) PDF | HTML 2024年 5月 3日
* SMD SN54LVC02A SMD 5962-97604 2016年 6月 21日
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Application note TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
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Application note Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
Application note Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
Application note CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
Application note LVC Characterization Information 1996年 12月 1日
Application note Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
Application note Live Insertion 1996年 10月 1日
Design guide Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
Application note Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

封裝 針腳 CAD 符號、佔位空間與 3D 模型
CDIP (J) 14 Ultra Librarian
CFP (W) 14 Ultra Librarian
LCCC (FK) 20 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中持續性的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

支援與培訓

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