SN74AHC125-Q1
- Qualified for automotive applications
- EPIC™ (Enhanced-Performance Implanted CMOS) process
- Operating range 2-V to 5.5-V VCC
- Latch-up performance exceeds 250 mAper JESD 17
The SN74AHC125-Q1 is a quadruple bus buffer gate featuring independent line drivers with 3-state outputs. Each output is disabled when the associated output-enable (OE) input is high. When OE is low, the respective gate passes the data from the A input to its Y output.
To put the device in the high-impedance state during power up or power down, tie OE to VCC through a pullup resistor; the current-sinking capability of the driver determines the minimum value of the resistor.
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14-24-LOGIC-EVM — 適用於 14 針腳至 24 針腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模組
14-24-LOGIC-EVM 評估模組 (EVM) 設計用於支援任何 14 針腳至 24 針腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯裝置。
封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
---|---|---|
SOIC (D) | 14 | Ultra Librarian |
TSSOP (PW) | 14 | Ultra Librarian |
WQFN (BQA) | 14 | Ultra Librarian |
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