TIDA-00153
使用高速 ADC 的 JESD204B 連結延遲設計
TIDA-00153
概覽
JESD204B 鏈路是資料轉換器數位介面的最新趨勢。這些鏈路利用高速串列數位技術提供許多引人注目的優勢，包括改善的通道密度。此參考設計可解決採用新介面的其中一個挑戰：了解與設計鏈路延遲。範例可實現確定性延遲，並決定包含德州儀器 LM97937 ADC 與 Xilinx Kintex 7 FPGA 之系統的鏈路延遲。
特點
- 保證 JESD204B 鏈路的確定性延遲
- 了解鏈路延遲與容許鏈路延遲變化之間的取捨
- 使用基於公式與程序的方法來設計鏈路延遲
- 使用德州儀器的 ADC16DX370 或 LM97937 ADC 和 Xilinx Kintex 7 FPGA 實作 JESD204B 鏈路
已開發完全組裝的電路板，僅供測試與性能驗證，且為非賣品。
設計檔案與產品
設計檔案
下載立即可用的系統檔案以加速您的設計流程。
產品
設計與潛在替代方案中包括 TI 產品。
技術文件
=
TI 所選的重要文件
找不到結果。請清除您的搜尋條件，然後再試一次。
檢視所有 2
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 設計指南 | JESD204B Link Latency Using a High-Speed ADC and FPGA Design Guide | 2014/2/18 | |||
| * | 測試報告 | TIDA-00153 Test Results | 2014/2/19 |