LP3878-ADJ
- Input Supply Voltage: 2.5 V to 16V
- Output Voltage Range: 1 V to 5.5 V
- Designed for Use With Low-ESR Ceramic
Capacitors - Very Low Output Noise
- 8-Lead SO PowerPAD and WSON Surface-
Mount Packages - < 10-µA Quiescent Current in Shutdown
- Low Ground Pin Current at all Loads
- Overtemperature and Overcurrent Protection
- –40°C to 125°C Operating Junction Temperature
Range
The LP3878-ADJ is an 800-mA, adjustable output, voltage regulator designed to provide high performance and low noise in applications requiring output voltages as low as 1 V.
Using an optimized VIP (Vertically Integrated PNP) process, the LP3878-ADJ delivers superior performance:
- Ground Pin Current: Typically 5.5 mA at 800-mA load, and 180 µA at 100-µA load.
- Low Power Shutdown: The LP3878-ADJ draws less than 10-µA quiescent current when the SHUTDOWN pin is pulled low.
- Precision Output: Ensured output voltage accuracy is 1% at room temperature.
- Low Noise: Broadband output noise is only 18 µV (typical) with a 10-nF bypass capacitor.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | LP3878-ADJ Micropower 800-mA Low-Noise "Ceramic Stable" Adjustable Voltage Regulator for 1-V to 5-V Applications datasheet (Rev. D) | PDF | HTML | 2015/2/9 | ||
| 應用說明 | A Topical Index of TI LDO Application Notes (Rev. F) | 2019/6/27 | ||||
| 選擇指南 | Power Management Guide 2018 (Rev. R) | 2018/6/25 | ||||
| 選擇指南 | Low Dropout Regulators Quick Reference Guide (Rev. P) | 2018/3/21 | ||||
| 技術文章 | How LDOs contribute to power efficiency | PDF | HTML | 2016/5/13 | |||
| 使用指南 | AN-1409 LP3878-ADJ Evaluation Board (Rev. D) | 2013/6/2 | ||||
| 應用說明 | AN-2145 Power Considerations for SDI Products (Rev. B) | 2013/4/26 | ||||
| 應用說明 | AN-2146 Power Design for SDI and Other Noise-Sensitive Devices (Rev. A) | 2013/4/26 | ||||
| 應用說明 | AN-1950 Silently Powering Low Noise Applications (Rev. A) | 2013/4/22 | ||||
| 使用指南 | SP16130CH4RB Low IF Receiver Reference Design User Guide | 2012/1/27 | ||||
| 使用指南 | High-IF Sub-sampling Receiver Subsystem User Guide | 2012/1/27 | ||||
| 白皮書 | Using Power to Improve Signal-Path Performance | 2006/8/1 |
設計與開發
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TIDA-00153 — 使用高速 ADC 的 JESD204B 連結延遲設計
JESD204B 鏈路是資料轉換器數位介面的最新趨勢。這些鏈路利用高速串列數位技術提供許多引人注目的優勢，包括改善的通道密度。此參考設計可解決採用新介面的其中一個挑戰：了解與設計鏈路延遲。範例可實現確定性延遲，並決定包含德州儀器 LM97937 ADC 與 Xilinx Kintex 7 FPGA 之系統的鏈路延遲。
TIDA-00353 — JESD204B 串列鏈路的均衡最佳化參考設計
採用等化技術是補償資料轉換器 JESD204B 高速序列介面通道損耗的有效方式。此參考設計搭載 ADC16DX370，這是一款雙 16 位元、370MSPS 類比轉數位轉換器 (ADC)，可利用去強調等化功能，為 7.4Gbps 序列資料做好傳輸準備。配置允許使用者將輸出驅動器的去強調設定 (DEM) 和輸出電壓擺幅設定 (VOD) 最佳化，以與通道特性反比匹配。實驗表明，以完整資料速率接收超過 20” FR-4 材料的乾淨數據眼。
TIDA-00360 — 具 16 位元 ADC 和 100 MHz IF 頻寬的 700–2700 MHz 雙通道接收器參考設計
無線網路為客戶提供更快的資料連結，此類需求日益增加，促使客戶對收發器硬體的性能要求不斷提高，性能需具備足夠頻寬以支援最大的標準化多載波頻帶（在某些情況下帶有頻帶聚合），以及足夠的接收器靈敏度和動態範圍，以便在繁忙環境中仍能運作。此參考設計說明採用 16 位元取樣器的射頻 (RF) 接收器參考設計，其頻寬可實現超過 100MHz，其中包括降轉混頻器、數位可變增益放大器 (DVGA)、高速管線式類比轉數位轉換器 (ADC)、本機振盪器 (LO) RF 合成器和抖動清除時脈產生器。
TIDA-00431 — 採用 8 GHz DC 耦合差動放大器的射頻取樣 4 GSPS ADC 參考設計
寬頻射頻 (RF) 接收器可大幅提高無線電設計的靈活性。寬廣的瞬時頻寬允許在不更換硬體的情況下進行靈活調諧，並能夠擷取頻率相差很大的多個通道。
此參考設計說明了一種寬頻 RF 接收器，它採用 4GSPS 類比數位轉換器 (ADC)，並具有 8GHz DC 耦合全差動放大器前端。放大器前端提供訊號增益，並允許擷取低至 DC 的訊號。這是使用平衡不平衡轉換器耦合輸入時無法實現的。
TIDA-00432 — 使用適用於相位陣列雷達系統的 Xilinx 平台，將 JESD204B Giga-Sample ADC 同步化
此系統級設計展示如何使用 Xilinx VC707 平台將兩個 ADC12J4000 評估模組 (EVM) 同步在一起。設計文檔描述了所需的硬體修改和設備配置，包括時脈方案。每個 EVM 都提供了範例設定檔案。本文描述了 FPGA 韌體，並展示了相關的 Xilinx IP 模組配置參數。對實際硬體上採集的數據進行展示和分析，結果表明，在沒有對電纜進行特徵分析或校準傳播延遲的情況下，同步時間在 50ps 以內。
TIDA-00531 — 將線性穩壓器作為動態電壓調節電源供應器的參考設計
TIDA-00531 參考設計採用動態電壓調節 (DVS) 作為電源管理解決方案，為 CPU/DSP 核心電壓供電。
TIDA-00988 — 160 MHz 頻寬無線訊號測試器參考設計
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| HSOIC (DDA) | 8 | Ultra Librarian |
| WSON (NGT) | 8 | Ultra Librarian |
訂購與品質
建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。