ADC16DX370
- Resolution: 16-Bit
- Conversion Rate: 370 MSPS
- 1.7 VP-P Input Full Scale Range
- Performance:
- Input: 150 MHz, –3 dBFS
- SNR: 69.6 dBFS
- Noise Spectral Density: –152.3 dBFS/Hz
- SFDR: 88 dBFS
- Non-HD2 and Non-HD3 SPUR: –90 dBFS
- Input: 150 MHz, –3 dBFS
- Power Dissipation: 800 mW/channel
- Buffered Analog Inputs
- On-Chip Precision Reference Without External Bypassing
- Input Sampling Clock Divider With Phase Synchronization
(Divide-by- 1, 2, 4, or 8) - JESD204B Subclass 1 Serial Data Interface
- Lane Rates up to 7.4 Gb/s
- Configurable as 1- or 2-Lanes/Channel
- Fast Over-Range Signals
- 4-Wire, 1.2-V, 1.8-V, 2.5-V, or 3-V Compatible Serial
Peripheral Interface (SPI) - 56-Pin WQFN Package, (8 × 8 mm, 0.5-mm Pin-Pitch)
The ADC16DX370 device is a monolithic dual-channel high performance analog-to-digital converter capable of converting analog input signals into 16-bit digital words with a sampling rate of 370 MSPS. This converter uses a differential pipelined architecture with integrated input buffer to provide excellent dynamic performance while maintaining low power consumption.
The integrated input buffer eliminates charge kickback noise coming from the internal switched capacitor sampling circuits and eases the system-level design of the driving amplifier, anti-aliasing filter, and impedance matching. An input sampling clock divider provides integer divide ratios with configurable phase selection to simplify system clocking. An integrated low-noise voltage reference eases board level design without requiring external decoupling capacitors. The output digital data is provided through a JESD204B subclass 1 interface from a 56-pin, 8-mm × 8-mm WQFN package. A SPI is available to configure the device that is compatible with 1.2-V to 3-V logic.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | ADC16DX370 Dual 16-Bit 370 MSPS ADC With 7.4 Gb/s JESD204B Outputs datasheet (Rev. C) | PDF | HTML | 2014/8/20 | ||
| 技術文章 | How to minimize filter loss when you drive an ADC | PDF | HTML | 2016/10/20 | |||
| 技術文章 | How to select a power-efficient narrowband receiver for active antenna-array syste | PDF | HTML | 2016/4/12 | |||
| 白皮書 | Ready to make the jump to JESD204B? White Paper (Rev. B) | 2015/3/19 | ||||
| 應用說明 | Equalization Optimization of the ADC16DX370 JESD204B Serial Link | 2014/9/9 |
設計與開發
如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。
ADC16DX370EVM — ADC16DX370 評估模組
ADC16DX370EVM 是用於評估 ADC16DX370 的評估模組。 ADC16DX370 是一款低功耗、16 位元、370-MSPS 類比轉數位轉換器 (ADC)，具備緩衝式類比輸入以及採用 JESD204B 介面的輸出，傳輸速率最高可達 7.4Gb/s。此 EVM 具有變壓器耦合類比輸入，可適應廣泛的訊號來源和頻率。EVM 隨附一個 LMK04828，而且可選擇性地配置為提供適用於完整 JESD204B 子類別 1 計時脈解決方案的超低抖動 ADC 裝置時鐘與 SYSREF。
ADC16DX370 和 LMK04828 是透過易於使用的軟體 GUI (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統，從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。
JESD204 快速設計 IP 無需權利金，用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結，針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後，透過安全下載連結提供 IP。
JESD204 快速設計 IP 支援下列 (...)
DATACONVERTERPRO-SW — 高速資料轉換器 Pro GUI 安裝程式，v5.31
這款高速資料轉換器專業 GUI 是一款 PC（與 Windows® XP/7/10 相容）程式，旨在協助評估大多數 TI 高速資料轉換器 [類比轉數位轉換器 (ADC) 和數位轉類比轉換器 (DAC)] 和類比前端 (AFE) 平台。DATACONVERTERPRO-SW 旨在支援整個 TSW14xxx 系列資料擷取和模式產生卡，為時域和頻域中的資料轉換器分析提供強大且快速的解決方案，並支援單音、多音和調變訊號。此 GUI 也與 TI 模式產生 GUI 相容，可快速合成單音、多音和調變訊號。
使用者可以向 DATACONVERTERPRO-SW 提供自訂模式，以載入到 TI DAC。支援從 (...)
TIDA-00153 — 使用高速 ADC 的 JESD204B 連結延遲設計
JESD204B 鏈路是資料轉換器數位介面的最新趨勢。這些鏈路利用高速串列數位技術提供許多引人注目的優勢，包括改善的通道密度。此參考設計可解決採用新介面的其中一個挑戰：了解與設計鏈路延遲。範例可實現確定性延遲，並決定包含德州儀器 LM97937 ADC 與 Xilinx Kintex 7 FPGA 之系統的鏈路延遲。
TIDA-00353 — JESD204B 串列鏈路的均衡最佳化參考設計
採用等化技術是補償資料轉換器 JESD204B 高速序列介面通道損耗的有效方式。此參考設計搭載 ADC16DX370，這是一款雙 16 位元、370MSPS 類比轉數位轉換器 (ADC)，可利用去強調等化功能，為 7.4Gbps 序列資料做好傳輸準備。配置允許使用者將輸出驅動器的去強調設定 (DEM) 和輸出電壓擺幅設定 (VOD) 最佳化，以與通道特性反比匹配。實驗表明，以完整資料速率接收超過 20” FR-4 材料的乾淨數據眼。
TIDA-00360 — 具 16 位元 ADC 和 100 MHz IF 頻寬的 700–2700 MHz 雙通道接收器參考設計
無線網路為客戶提供更快的資料連結，此類需求日益增加，促使客戶對收發器硬體的性能要求不斷提高，性能需具備足夠頻寬以支援最大的標準化多載波頻帶（在某些情況下帶有頻帶聚合），以及足夠的接收器靈敏度和動態範圍，以便在繁忙環境中仍能運作。此參考設計說明採用 16 位元取樣器的射頻 (RF) 接收器參考設計，其頻寬可實現超過 100MHz，其中包括降轉混頻器、數位可變增益放大器 (DVGA)、高速管線式類比轉數位轉換器 (ADC)、本機振盪器 (LO) RF 合成器和抖動清除時脈產生器。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| WQFN (RME) | 56 | Ultra Librarian |
訂購與品質
建議產品可能具有與此 TI 產品相關的參數、評估模組或參考設計。