JAJSLB2D november 2014 – april 2023 DLP9500UV
PRODUCTION DATA
DLP9500UV は、電気的には 1920 列 × 1080 行の格子状構造の 1 ビット CMOS メモリ・セルの 2 次元配列から成ります。CMOS メモリ・アレイは、4 つの 16 ビット LVDS DDR バスにより行単位でアドレス指定されます。アドレス指定は、シリアル制御バスによって処理されます。特定の CMOS メモリ・アクセス・プロトコルは、DLPC410 デジタル・コントローラによって処理されます。