TMS320VC5502

アクティブ

固定小数点デジタル シグナル プロセッサ

製品詳細

DSP type 1 C55x DSP (max) (MHz) 200, 300 CPU 16-bit Operating system DSP/BIOS, VLX Rating Catalog Operating temperature range (°C) -40 to 85
DSP type 1 C55x DSP (max) (MHz) 200, 300 CPU 16-bit Operating system DSP/BIOS, VLX Rating Catalog Operating temperature range (°C) -40 to 85
LQFP (PGF) 176 676 mm² 26 x 26 NFBGA (GBE) 201 225 mm² 15 x 15 NFBGA (ZAV) 201 225 mm² 15 x 15 UBGA (GZZ) 201 225 mm² 15 x 15 UBGA (ZZZ) 201 225 mm² 15 x 15
  • High-Performance, Low-Power, Fixed-Point TMS320C55x™ Digital Signal Processor (DSP)
    • 3.33-/5-ns Instruction Cycle Time
    • 300-/200-MHz Clock Rate
    • 16K-Byte Instruction Cache (I-Cache)
    • One/Two Instructions Executed per Cycle
    • Dual Multipliers [Up to 600 Million Multiply-Accumulates Per Second (MMACS)]
    • Two Arithmetic/Logic Units (ALUs)
    • One Program Bus, Three Internal Data/Operand Read Buses, and Two Internal Data/Operand Write Buses
  • Instruction Cache (16K Bytes)
  • 32K x 16-Bit On-Chip RAM That is Composed of Eight Blocks of 4K × 16-Bit Dual-Access RAM (DARAM) (64K Bytes)
  • 16K × 16-Bit One-Wait-State On-Chip ROM (32K Bytes)
  • 8M × 16-Bit Maximum Addressable External Memory Space
  • 32-Bit External Parallel Bus Memory Supporting External Memory Interface (EMIF) With General-Purpose Input/Output (GPIO) Capabilities and Glueless Interface to:
    • Asynchronous Static RAM (SRAM)
    • Asynchronous EPROM
    • Synchronous DRAM (SDRAM)
    • Synchronous Burst RAM (SBRAM)
  • Emulation/Debug Trace Capability Saves Last 16 Program Counter (PC) Discontinuities and Last 32 PC Values
  • Programmable Low-Power Control of Six Device Functional Domains
  • On-Chip Peripherals
    • Six-Channel Direct Memory Access (DMA) Controller
    • Three Multichannel Buffered Serial Ports (McBSPs)
    • Programmable Analog Phase-Locked Loop (APLL) Clock Generator
    • General-Purpose I/O (GPIO) Pins and a Dedicated Output Pin (XF)
    • 8-Bit/16-Bit Parallel Host-Port Interface (HPI)
    • Four Timers
      • Two 64-Bit General-Purpose Timers
      • 64-Bit Programmable Watchdog Timer
      • 64-Bit DSP/BIOS™ Counter
    • Inter-Integrated Circuit (I2C) Interface
    • Universal Asynchronous Receiver/Transmitter (UART)
  • On-Chip Scan-Based Emulation Logic
  • IEEE Std 1149.1(1) (JTAG) Boundary Scan Logic
  • Packages:
    • 176-Terminal LQFP (Low-Profile Quad Flatpack) (PGF Suffix)
    • 201-Terminal MicroStar BGA™ (Ball Grid Array) (GZZ and ZZZ Suffixes)
  • 3.3-V I/O Supply Voltage
  • 1.26-V Core Supply Voltage

(1)IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.

NOTE: This document is designed to be used in conjunction with the TMS320C55x DSP CPU Reference Guide (literature number SPRU371).

TMS320C55x, DSP/BIOS, MicroStar BGA, C55x, eXpressDSP, Code Composer Studio, RTDX, XDS510, TMS320C54x, C54x, TMS320, TMS320C5000 are trademarks of Texas Instruments.
I2C bus is a trademark of Koninklijke Philips Electronics N.V.
All trademarks are the property of their respective owners.

  • High-Performance, Low-Power, Fixed-Point TMS320C55x™ Digital Signal Processor (DSP)
    • 3.33-/5-ns Instruction Cycle Time
    • 300-/200-MHz Clock Rate
    • 16K-Byte Instruction Cache (I-Cache)
    • One/Two Instructions Executed per Cycle
    • Dual Multipliers [Up to 600 Million Multiply-Accumulates Per Second (MMACS)]
    • Two Arithmetic/Logic Units (ALUs)
    • One Program Bus, Three Internal Data/Operand Read Buses, and Two Internal Data/Operand Write Buses
  • Instruction Cache (16K Bytes)
  • 32K x 16-Bit On-Chip RAM That is Composed of Eight Blocks of 4K × 16-Bit Dual-Access RAM (DARAM) (64K Bytes)
  • 16K × 16-Bit One-Wait-State On-Chip ROM (32K Bytes)
  • 8M × 16-Bit Maximum Addressable External Memory Space
  • 32-Bit External Parallel Bus Memory Supporting External Memory Interface (EMIF) With General-Purpose Input/Output (GPIO) Capabilities and Glueless Interface to:
    • Asynchronous Static RAM (SRAM)
    • Asynchronous EPROM
    • Synchronous DRAM (SDRAM)
    • Synchronous Burst RAM (SBRAM)
  • Emulation/Debug Trace Capability Saves Last 16 Program Counter (PC) Discontinuities and Last 32 PC Values
  • Programmable Low-Power Control of Six Device Functional Domains
  • On-Chip Peripherals
    • Six-Channel Direct Memory Access (DMA) Controller
    • Three Multichannel Buffered Serial Ports (McBSPs)
    • Programmable Analog Phase-Locked Loop (APLL) Clock Generator
    • General-Purpose I/O (GPIO) Pins and a Dedicated Output Pin (XF)
    • 8-Bit/16-Bit Parallel Host-Port Interface (HPI)
    • Four Timers
      • Two 64-Bit General-Purpose Timers
      • 64-Bit Programmable Watchdog Timer
      • 64-Bit DSP/BIOS™ Counter
    • Inter-Integrated Circuit (I2C) Interface
    • Universal Asynchronous Receiver/Transmitter (UART)
  • On-Chip Scan-Based Emulation Logic
  • IEEE Std 1149.1(1) (JTAG) Boundary Scan Logic
  • Packages:
    • 176-Terminal LQFP (Low-Profile Quad Flatpack) (PGF Suffix)
    • 201-Terminal MicroStar BGA™ (Ball Grid Array) (GZZ and ZZZ Suffixes)
  • 3.3-V I/O Supply Voltage
  • 1.26-V Core Supply Voltage

(1)IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.

NOTE: This document is designed to be used in conjunction with the TMS320C55x DSP CPU Reference Guide (literature number SPRU371).

TMS320C55x, DSP/BIOS, MicroStar BGA, C55x, eXpressDSP, Code Composer Studio, RTDX, XDS510, TMS320C54x, C54x, TMS320, TMS320C5000 are trademarks of Texas Instruments.
I2C bus is a trademark of Koninklijke Philips Electronics N.V.
All trademarks are the property of their respective owners.

The TMS320VC5502 (5502) fixed-point digital signal processor (DSP) is based on the TMS320C55x™ DSP generation CPU processor core. The C55x™ DSP architecture achieves high performance and low power through increased parallelism and total focus on reduction in power dissipation. The CPU supports an internal bus structure that is composed of one program bus, three data read buses, two data write buses, and additional buses dedicated to peripheral and DMA activity. These buses provide the ability to perform up to three data reads and two data writes in a single cycle. In parallel, the DMA controller can perform data transfers independent of the CPU activity.

The C55x™ CPU provides two multiply-accumulate (MAC) units, each capable of 17-bit × 17-bit multiplication in a single cycle. A central 40-bit arithmetic/logic unit (ALU) is supported by an additional 16-bit ALU. Use of the ALUs is under instruction set control, providing the ability to optimize parallel activity and power consumption. These resources are managed in the Address Unit (AU) and Data Unit (DU) of the C55x CPU.

The C55x DSP generation supports a variable byte width instruction set for improved code density. The Instruction Unit (IU) performs 32-bit program fetches from internal or external memory and queues instructions for the Program Unit (PU). The Program Unit decodes the instructions, directs tasks to AU and DU resources, and manages the fully protected pipeline. Predictive branching capability avoids pipeline flushes on execution of conditional instructions.

The 5502 peripheral set includes an external memory interface (EMIF) that provides glueless access to asynchronous memories like EPROM and SRAM, as well as to high-speed, high-density memories such as synchronous DRAM and synchronous burst RAM. Additional peripherals include UART, watchdog timer, and an I-Cache. Three full-duplex multichannel buffered serial ports (McBSPs) provide glueless interface to a variety of industry-standard serial devices, and multichannel communication with up to 128 separately enabled channels. The host-port interface (HPI) is a 8-/16-bit parallel interface used to provide host processor access to 32K words of internal memory on the 5502. The HPI can be configured in either multiplexed or non-multiplexed mode to provide glueless interface to a wide variety of host processors. The DMA controller provides data movement for six independent channel contexts without CPU intervention. Two general-purpose timers, eight dedicated general-purpose I/O (GPIO) pins, and analog phase-locked loop (APLL) clock generation are also included.

The 5502 is supported by the industry's award-winning eXpress DSP™, Code Composer Studio™ Integrated Development Environment (IDE), DSP/BIOS™, Texas Instruments. algorithm standard, and the industry's largest third-party network. The Code Composer Studio™ IDE features code generation tools that include a C Compiler, Visual Linker, simulator, RTDX™, XDS510™ emulation device drivers, and evaluation modules. The 5502 is also supported by the C55x™ DSP Library, which features more than 50 foundational software kernels (FIR filters, IIR filters, FFTs, and various math functions) as well as chip and board support libraries.

The TMS320VC5502 (5502) fixed-point digital signal processor (DSP) is based on the TMS320C55x™ DSP generation CPU processor core. The C55x™ DSP architecture achieves high performance and low power through increased parallelism and total focus on reduction in power dissipation. The CPU supports an internal bus structure that is composed of one program bus, three data read buses, two data write buses, and additional buses dedicated to peripheral and DMA activity. These buses provide the ability to perform up to three data reads and two data writes in a single cycle. In parallel, the DMA controller can perform data transfers independent of the CPU activity.

The C55x™ CPU provides two multiply-accumulate (MAC) units, each capable of 17-bit × 17-bit multiplication in a single cycle. A central 40-bit arithmetic/logic unit (ALU) is supported by an additional 16-bit ALU. Use of the ALUs is under instruction set control, providing the ability to optimize parallel activity and power consumption. These resources are managed in the Address Unit (AU) and Data Unit (DU) of the C55x CPU.

The C55x DSP generation supports a variable byte width instruction set for improved code density. The Instruction Unit (IU) performs 32-bit program fetches from internal or external memory and queues instructions for the Program Unit (PU). The Program Unit decodes the instructions, directs tasks to AU and DU resources, and manages the fully protected pipeline. Predictive branching capability avoids pipeline flushes on execution of conditional instructions.

The 5502 peripheral set includes an external memory interface (EMIF) that provides glueless access to asynchronous memories like EPROM and SRAM, as well as to high-speed, high-density memories such as synchronous DRAM and synchronous burst RAM. Additional peripherals include UART, watchdog timer, and an I-Cache. Three full-duplex multichannel buffered serial ports (McBSPs) provide glueless interface to a variety of industry-standard serial devices, and multichannel communication with up to 128 separately enabled channels. The host-port interface (HPI) is a 8-/16-bit parallel interface used to provide host processor access to 32K words of internal memory on the 5502. The HPI can be configured in either multiplexed or non-multiplexed mode to provide glueless interface to a wide variety of host processors. The DMA controller provides data movement for six independent channel contexts without CPU intervention. Two general-purpose timers, eight dedicated general-purpose I/O (GPIO) pins, and analog phase-locked loop (APLL) clock generation are also included.

The 5502 is supported by the industry's award-winning eXpress DSP™, Code Composer Studio™ Integrated Development Environment (IDE), DSP/BIOS™, Texas Instruments. algorithm standard, and the industry's largest third-party network. The Code Composer Studio™ IDE features code generation tools that include a C Compiler, Visual Linker, simulator, RTDX™, XDS510™ emulation device drivers, and evaluation modules. The 5502 is also supported by the C55x™ DSP Library, which features more than 50 foundational software kernels (FIR filters, IIR filters, FFTs, and various math functions) as well as chip and board support libraries.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート TMS320VC5502 Fixed-Point Digital Signal Processor データシート (Rev. K) 2008年 11月 20日
* エラッタ TMS320VC5501/VC5502 MicroStar BGA Discontinued and Redesigned 2020年 5月 21日
* エラッタ TMS320VC5502 and TMS320VC5501 Digital Signal Processors Silicon Errata (Rev. L) 2007年 6月 22日
アプリケーション・ノート TMS320VC5502 to TMS320C5517 Hardware Migration Guide 2018年 7月 31日
アプリケーション・ノート TMS320VC5501, TMS320VC5502 Power Consumption Summary (Rev. A) 2016年 12月 13日
ユーザー・ガイド TMS320C55x DSP Peripherals Overview Reference Guide (Rev. K) 2011年 12月 15日
ユーザー・ガイド TMS320VC5501/5502/5503/5507/5509/5510 DSPマルチチャネル・バッファド・シリアル・ポート(McBSP) (Rev. E 翻訳版) 英語版 (Rev.E) 2006年 11月 27日
ユーザー・ガイド TMS320VC5501/5502 DSP ダイレクト・メモリ・アクセス (DMA)コントローラ リファレンス・ガイド (Rev. G 翻訳版) 英語版 (Rev.G) 2006年 11月 17日
ユーザー・ガイド TMS320VC5501/5502 DSP ホスト・ポート・インターフェイス(HPI) リファレンス・ガイド (Rev. D 翻訳版) 英語版 (Rev.D) 2006年 11月 6日
ユーザー・ガイド TMS320C55x DSP CPU リファレンス・ガイド (Rev. F 翻訳版) 英語版 (Rev.F) 2006年 11月 6日
ユーザー・ガイド TMS320VC5501/5502/5503/5507/5509 DSP Inter-Integrated Circuit (I2C) Module RG (Rev. D) 2005年 10月 17日
ユーザー・ガイド TMS320VC5501/5502 DSP External Memory Interface (EMIF) Reference Guide (Rev. F) 2005年 8月 22日
ユーザー・ガイド TMS320C55x DSP CPU Programmer's Reference Supplement (Rev. G) 2005年 2月 24日
アプリケーション・ノート Using the TMS320VC5501/5502 Bootloader (Rev. C) 2004年 10月 19日
ユーザー・ガイド TMS320C55x Chip Support Library API Reference Guide (Rev. J) 2004年 9月 15日
アプリケーション・ノート TMS320VC5502 Hardware Designer's Resource Guide 2004年 7月 22日
アプリケーション・ノート Achieving Efficient Memory System Performance w/ I-Cache on the TMS320VC5501/02 (Rev. A) 2004年 6月 24日
ユーザー・ガイド TMS320VC5501/5502 DSP Instruction Cache Reference Guide (Rev. C) 2004年 6月 16日
ユーザー・ガイド TMS320VC5501/5502 DSP Timers Reference Guide (Rev. B) 2004年 4月 19日
ユーザー・ガイド TMS320VC5501/5502 DSP Universal Asynchronous Receiver/Transmitter (UART) RG (Rev. B) 2003年 12月 30日
アプリケーション・ノート Migrating from TMS320VC5402A to TMS320VC5502 2003年 11月 21日
アプリケーション・ノート Migrating from TMS320VC5510 to TMS320VC5502 2003年 2月 28日
ユーザー・ガイド TMS320C55x DSP Mnemonic Instruction Set Reference Guide (Rev. G) 2002年 10月 11日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ・プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用できるデバッグ・プローブ (エミュレータ) です。XDS200 は、低コストの XDS110 と高性能の XDS560v2 に比べて、低コストと良好な性能のバランスを特長としています。単一のポッド (筐体) で、多様な規格 (IEEE1149.1、IEEE1149.7、SWD) をサポートします。すべての XDS デバッグ・プローブは、組込みトレース・バッファ (ETB) を搭載しているすべての Arm® プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、 (...)

デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム・トレース USB デバッグ・プローブ

XDS560v2 は、XDS560™ ファミリのデバッグ・プローブの中で最高の性能を達成し、従来の JTAG 規格 (IEEE1149.1) と cJTAG (IEEE1149.7) の両方をサポートしています。シリアル・ワイヤ・デバッグ (SWD) をサポートしていないことに注意してください。

すべての XDS デバッグ・プローブは、組み込みトレース・バッファ (ETB) を搭載しているすべての ARM プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、XDS560v2 PRO TRACE が必要です。

(...)

デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

ドライバまたはライブラリ

SPRC100 — TMS320C55x DSP ライブラリ

The DSP Library (DSPLIB) is a collection of high-level optimized DSP function modules for the C55x DSP platform. This source-code library includes C-callable functions (ANSI-C language compatible) for general signal processing math and vector functions that have been ported to C55x DSPs. The (...)
ユーザー ガイド: PDF
ドライバまたはライブラリ

TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO Code Composer Studio 統合開発環境(IDE)

Code Composer Studio is an integrated development environment (IDE) for TI's microcontrollers and processors. It comprises a suite of tools used to develop and debug embedded applications.  Code Composer Studio is available for download across Windows®, Linux® and macOS® desktops. It can also (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

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ソフトウェア・コーデック

C55XCODECSAUD C55x 用オーディオ・コーデック - ソフトウェアとドキュメント

TI codecs are free, come with production licensing and are available for download now. All are production-tested for easy integration into audio and speech applications. Click GET SOFTWARE button (above) to access the most recent, tested codec versions available. Datasheets and Release Notes (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
OMAP5912 アプリケーション・プロセッサ
デジタル信号プロセッサ (DSP)
SM320VC5507-EP エンハンスド製品、低消費電力、C5507 固定小数点 DSP TMS320VC5501 低消費電力 C55x 固定小数点 DSP - 最大 300MHz TMS320VC5502 固定小数点デジタル シグナル プロセッサ TMS320VC5503 低消費電力 C55x 固定小数点 DSP - 最大 200MHz TMS320VC5505 低消費電力 C55x 固定小数点 DSP - 最大 100MHz、USB と LCD インターフェイスと FFT HWA と SAR ADC 搭載 TMS320VC5506 低消費電力 C55x 固定小数点 DSP - 108MHz TMS320VC5507 固定小数点デジタル シグナル プロセッサ TMS320VC5509A 固定小数点デジタル シグナル プロセッサ TMS320VC5510A 固定小数点 デジタル・シグナル・プロセッサ
ダウンロードオプション
ソフトウェア・コーデック

C55XCODECSPCH C55x 用音声コーデック - ソフトウェアとドキュメント

TI codecs are free, come with production licensing and are available for download now. All are production-tested for easy integration into audio and speech applications. Click GET SOFTWARE button (above) to access the most recent, tested codec versions available. Datasheets and Release Notes (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア

製品
Arm ベースのプロセッサ
OMAP5912 アプリケーション・プロセッサ
デジタル信号プロセッサ (DSP)
SM320VC5507-EP エンハンスド製品、低消費電力、C5507 固定小数点 DSP TMS320VC5501 低消費電力 C55x 固定小数点 DSP - 最大 300MHz TMS320VC5502 固定小数点デジタル シグナル プロセッサ TMS320VC5503 低消費電力 C55x 固定小数点 DSP - 最大 200MHz TMS320VC5505 低消費電力 C55x 固定小数点 DSP - 最大 100MHz、USB と LCD インターフェイスと FFT HWA と SAR ADC 搭載 TMS320VC5506 低消費電力 C55x 固定小数点 DSP - 108MHz TMS320VC5507 固定小数点デジタル シグナル プロセッサ TMS320VC5509A 固定小数点デジタル シグナル プロセッサ TMS320VC5510A 固定小数点 デジタル・シグナル・プロセッサ
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C5502 GGW BSDL Model (Rev. A)

SPRM128A.ZIP (6 KB) - BSDL Model
シミュレーション・モデル

C5502 GGW IBIS Model (Rev. A)

SPRM130A.ZIP (106 KB) - IBIS Model
シミュレーション・モデル

C5502 GZZ BSDL Model (Rev. A)

SPRM136A.ZIP (6 KB) - BSDL Model
シミュレーション・モデル

C5502 GZZ IBIS Model (Rev. A)

SPRM135A.ZIP (106 KB) - IBIS Model
シミュレーション・モデル

C5502 PGF BSDL Model (Rev. A)

SPRM127A.ZIP (6 KB) - BSDL Model
シミュレーション・モデル

C5502 PGF IBIS Model (Rev. A)

SPRM129A.ZIP (106 KB) - IBIS Model
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
LQFP (PGF) 176 Ultra Librarian
NFBGA (GBE) 201 Ultra Librarian
NFBGA (ZAV) 201 Ultra Librarian
UBGA (GZZ) 201 Ultra Librarian
UBGA (ZZZ) 201 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

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