JAJSX42 August   2025 ADS9803

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力
        1. 6.3.1.1 入力クランプ保護回路
        2. 6.3.1.2 プログラマブル ゲイン アンプ (PGA)
        3. 6.3.1.3 広い同相電圧除去回路
      2. 6.3.2 ADC の伝達関数
      3. 6.3.3 ADC サンプリング クロック入力
      4. 6.3.4 複数の ADC の同期
      5. 6.3.5 基準電圧
      6. 6.3.6 データ インターフェイス
        1. 6.3.6.1 データ クロック出力
        2. 6.3.6.2 ADC 出力データ ランダマイザー
        3. 6.3.6.3 データの平均化
        4. 6.3.6.4 データ インターフェイスのテスト パターン
          1. 6.3.6.4.1 固定パターン
          2. 6.3.6.4.2 デジタル ランプ
          3. 6.3.6.4.3 交互テスト パターン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 リセット
      2. 6.4.2 パワーダウン
      3. 6.4.3 初期化シーケンス
      4. 6.4.4 通常動作
      5. 6.4.5 スピード昇圧モード
    5. 6.5 プログラミング
      1. 6.5.1 レジスタ書き込み
      2. 6.5.2 レジスタ読み出し
      3. 6.5.3 SPI 設定用デイジー チェーン トポロジにおける複数デバイス
        1. 6.5.3.1 デイジーチェーンでのレジスタ書き込み
        2. 6.5.3.2 デイジーチェーンでのレジスタ読み出し
  8. 7 レジスタ マップ
    1. 7.1 レジスタ バンク 0
    2. 7.2 レジスタ バンク 1
    3. 7.3 レジスタ バンク 2
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 パラメトリック測定ユニット (PMU)
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3.6.1 データ クロック出力

ADS9803にはソース同期データ インターフェイスがあり、ADC は出力データとクロックを供給してデータをキャプチャします。データをキャプチャするためのクロックは DCLKOUT ピンに出力されます。クロック周波数は、サンプリング クロック速度、データ レート (SDR またはDDR)、出力レーン数 (4 レーンまたは 2 レーン) に依存し、式 2で与えられます。フレームクロック周波数は 式 3 で求められます。

式 2. D a t a   c l o c k   f r e q u e n c y   =   24   b i t s / c h a n n e l   × 8   c h a n n e l s N u m b e r   o f   d a t a   l a n e s   ×   D a t a   r a t e   ( S D R   =   1 ,   D D R   =   2 ) × Frame   c l o c k   f r e q u e n c y
式 3. Frame clock frequency   =    Sampling clock frequency 4

表 6-9 には、さまざまなインターフェイス モードにおける ADS9803 および の最大サンプリング レートに対応するデータ クロック周波数が示されています。

表 6-9 インターフェイス モードのデータ クロック周波数
インターフェイス モード (fSMPL_CLK = 4MHz) (fSMPL_CLK = 8MHz)
4 レーン、DDR 24MHz 48MHz
2 レーン、DDR 48MHz 96MHz
4 レーン、SDR 48MHz 96MHz
2 レーン、SDR 96MHz 非対応