JAJSL61E February   2021  – May 2025 AFE7950

PRODUCTION DATA  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3説明
  5. 4仕様
    1. 4.1  絶対最大定格
    2. 4.2  ESD 定格
    3. 4.3  推奨動作条件
    4. 4.4  熱に関する情報
    5. 4.5  トランスミッタの電気的特性
    6. 4.6  RF ADC の電気的特性
    7. 4.7  PLL / VCO / クロックの電気的特性
    8. 4.8  デジタルの電気的特性
    9. 4.9  電源の電気的特性
    10. 4.10 タイミング要件
    11. 4.11 スイッチング特性
    12. 4.12 代表的特性
      1. 4.12.1  TX 代表的特性：800MHz
      2. 4.12.2  TX 代表的特性：1.8GHz
      3. 4.12.3  TX 代表的特性：2.6GHz
      4. 4.12.4  TX 代表的特性：3.5GHz
      5. 4.12.5  TX 代表的特性：4.9GHz
      6. 4.12.6  TX 代表的特性：8.1GHz
      7. 4.12.7  TX 代表的特性：9.6GHz
      8. 4.12.8  RX 代表的特性：800MHz
      9. 4.12.9  RX 代表的特性：1.75GHz～1.9GHz
      10. 4.12.10 RX 代表的特性：2.6GHz
      11. 4.12.11 RX 代表的特性：3.5GHz
      12. 4.12.12 RX 代表的特性：4.9GHz
      13. 4.12.13 RX 代表的特性：8.1GHz
      14. 4.12.14 RX 代表的特性：9.6GHz
      15. 4.12.15 PLL およびクロックの代表的特性
  6. 5改訂履歴
  7. 6デバイスおよびドキュメントのサポート
    1. 6.1 ドキュメントの更新通知を受け取る方法
    2. 6.2 サポート・リソース
    3. 6.3 商標
    4. 6.4 静電気放電に関する注意事項
    5. 6.5 用語集
  8. 7メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

4.12.4 TX 代表的特性：3.5GHz

TA = +25℃での代表値、公称電源。デフォルト条件：TX 入力データ レート = 491.52MSPS、fDAC = 11796.48MSPS (24x 補間)、インターリーブ モード、1 次ナイキスト ゾーン出力、fREF = 491.52MHz による PLL クロック モード、AOUT = –1dBFS、DSA = 0dB、Sin(x)/x イネーブル、DSA 較正済み

AFE7950 TX 出力電力と周波数との関係
Aout = -0.5dBFS、3.5GHz 整合あり、PCB とケーブルの損失を含む。
図 4-118 TX 出力電力と周波数との関係
AFE7950 TX 未較正微分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
微分ゲイン誤差 = POUT(DSA 設定 - 1) - POUT(DSA 設定) + 1
図 4-120 TX 未較正微分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 未較正積分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
積分ゲイン誤差 = POUT(DSA 設定) - POUT(DSA 設定 = 0) + (DSA 設定)
図 4-122 TX 未較正積分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 未較正微分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
図 4-124 TX 未較正微分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 未較正積分位相誤差と DSA 設定との関係 (チャネル 1、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
図 4-126 TX 未較正積分位相誤差と DSA 設定との関係 (チャネル 1、3.5GHz)
AFE7950 TX 未較正微分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX
図 4-128 TX 未較正微分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 未較正積分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX
図 4-130 TX 未較正積分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 未較正微分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX
微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定)
図 4-132 TX 未較正微分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 未較正積分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX
積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0)
図 4-134 TX 未較正積分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX NSD と DSA 設定との関係 (3.5GHz)
fDAC = 11796.48MSPS、インターリーブ モード、3.5GHz で整合、Aout = –13dBFS。
図 4-136 TX NSD と DSA 設定との関係 (3.5GHz)
AFE7950 TX IMD3 とデジタル振幅との関係 (各種チャネル、3.5GHz)
20MHz のトーン間隔、3.5GHz 整合あり
図 4-138 TX IMD3 とデジタル振幅との関係 (各種チャネル、3.5GHz)
AFE7950 TX 20MHz LTE ACPR と DSA 設定との関係 (3.5GHz)
3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE
図 4-140 TX 20MHz LTE ACPR と DSA 設定との関係 (3.5GHz)
AFE7950 TX 20MHz LTE ACPR とデジタル レベルとの関係 (3.5GHz)
3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE
図 4-142 TX 20MHz LTE ACPR とデジタル レベルとの関係 (3.5GHz)
AFE7950 TX シングル トーン HD2 と周波数との関係 (各種デジタル レベル、3.5GHz)
3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード、高調波周波数での出力電力で正規化
図 4-144 TX シングル トーン HD2 と周波数との関係 (各種デジタル レベル、3.5GHz)
AFE7950 TX シングル トーン (-1dBFS) 出力スペクトル (0～fDAC、3.5GHz)
3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。
図 4-146 TX シングル トーン (-1dBFS) 出力スペクトル (0～fDAC、3.5GHz)
AFE7950 TX シングル トーン (-12dBFS) 出力スペクトル (0～fDAC、3.5GHz)
3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。
図 4-148 TX シングル トーン (-12dBFS) 出力スペクトル (0～fDAC、3.5GHz)
AFE7950 TX 出力電力と DSA 設定との関係 (3.5GHz)
Aout = -0.5dBFS、3.5GHz 整合あり、PCB とケーブルの損失を含む。
図 4-119 TX 出力電力と DSA 設定との関係 (3.5GHz)
AFE7950 TX 較正済み微分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
微分ゲイン誤差 = POUT(DSA 設定 - 1) - POUT(DSA 設定) + 1
図 4-121 TX 較正済み微分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 較正済み積分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
積分ゲイン誤差 = POUT(DSA 設定) - POUT(DSA 設定 = 0) + (DSA 設定)
図 4-123 TX 較正済み積分ゲイン誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 較正済み微分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
位相 DNL スパイクは、すべての DSA 設定で発生する可能性があります。
図 4-125 TX 較正済み微分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 較正済み積分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
3.5GHz 整合あり、PCB とケーブルの損失を含む。
図 4-127 TX 較正済み積分位相誤差と DSA 設定との関係 (各種チャネル、3.5GHz)
AFE7950 TX 較正済み微分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX、25℃で較正済み
図 4-129 TX 較正済み微分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 較正済み積分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX、25℃で較正済み
図 4-131 TX 較正済み積分ゲイン誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 較正済み微分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX、25℃で較正済み
微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定)
図 4-133 TX 較正済み微分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX 較正済み積分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
3.5GHz 整合あり、1TX、25℃で較正済み
積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0)
図 4-135 TX 較正済み積分位相誤差と DSA 設定との関係 (各種温度、3.5GHz)
AFE7950 TX IMD3 と DSA 設定との関係 (3.5GHz)
20MHz のトーン間隔、3.5GHz 整合あり、各トーン -13dBFS、PCB とケーブルの損失を含む。
図 4-137 TX IMD3 と DSA 設定との関係 (3.5GHz)
AFE7950 TX 20MHz LTE 出力スペクトル (バンド 42、3.5GHz)
3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE
図 4-139 TX 20MHz LTE 出力スペクトル (バンド 42、3.5GHz)
AFE7950 TX 20MHz LTE alt-ACPR と DSA 設定との関係 (3.5GHz)
3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE
図 4-141 TX 20MHz LTE alt-ACPR と DSA 設定との関係 (3.5GHz)
AFE7950 TX 20MHz LTE alt-ACPR とデジタル レベルとの関係 (3.5GHz)
3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE
図 4-143 TX 20MHz LTE alt-ACPR とデジタル レベルとの関係 (3.5GHz)
AFE7950 TX シングル トーン HD3 と周波数との関係 (各種デジタル レベル、3.5GHz)
3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード、高調波周波数での出力電力で正規化。ディップは、DC 付近での HD3 の低下に起因するものです。
図 4-145 TX シングル トーン HD3 と周波数との関係 (各種デジタル レベル、3.5GHz)
AFE7950 TX シングル トーン (-6dBFS) 出力スペクトル (0～fDAC、3.5GHz)
3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。
図 4-147 TX シングル トーン (-6dBFS) 出力スペクトル (0～fDAC、3.5GHz)