JAJSWG1A May   2025  – October 2025 DP83826AE , DP83826AI

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 モード比較表
  6. 5 ピン構成および機能 (ENHANCED モード)
  7. 6 ピン構成および機能 (BASIC モード)
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 タイミング要件
    7. 7.7 タイミング図
    8. 7.8 代表的特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  オートネゴシエーション (速度 / 二重モード選択)
      2. 8.3.2  Auto-MDIX の解決
      3. 8.3.3  EEE (Energy Efficient Ethernet)
        1. 8.3.3.1 EEE の概要
        2. 8.3.3.2 EEE ネゴシエーション
      4. 8.3.4  802.3az をサポートしていないレガシー MAC のための EEE
      5. 8.3.5  WoL (Wake-on-LAN) パケット検出
        1. 8.3.5.1 マジック パケット構造
        2. 8.3.5.2 マジック パケットの例
        3. 8.3.5.3 Wake-on-LAN の構成と状態
      6. 8.3.6  低消費電力モード
        1. 8.3.6.1 アクティブ スリープ
        2. 8.3.6.2 IEEE パワーダウン
        3. 8.3.6.3 ディープ パワー ダウン状態
      7. 8.3.7  クロック出力
      8. 8.3.8  MII (Media Independent Interface)
      9. 8.3.9  RMII (Reduced Media Independent Interface)
      10. 8.3.10 RMII リピータ モード
      11. 8.3.11 シリアル マネージメント インターフェイス
        1. 8.3.11.1 拡張レジスタ スペース アクセス
        2. 8.3.11.2 書き込みアドレス動作
        3. 8.3.11.3 読み出しアドレス動作
        4. 8.3.11.4 書き込み（ポスト インクリメントなし）動作
        5. 8.3.11.5 読み出し (ポスト インクリメントなし) 動作
        6. 8.3.11.6 書き込み動作の例 (ポスト インクリメントなし)
      12. 8.3.12 100BASE-TX
        1. 8.3.12.1 100BASE-TX トランスミッタ
          1. 8.3.12.1.1 コード グループのコード化と注入
          2. 8.3.12.1.2 スクランブル機能
          3. 8.3.12.1.3 NRZ から NRZI へのエンコーダ
          4. 8.3.12.1.4 バイナリから MLT-3 へのコンバータ
        2. 8.3.12.2 100BASE-TX レシーバ
      13. 8.3.13 10BASE-Te
        1. 8.3.13.1 スケルチ
        2. 8.3.13.2 通常リンク パルスの検出と生成
        3. 8.3.13.3 ジャバー
        4. 8.3.13.4 アクティブ リンクの極性検出と訂正
      14. 8.3.14 ループバック モード
        1. 8.3.14.1 ニアエンド ループバック
        2. 8.3.14.2 MII のループバック
        3. 8.3.14.3 PCS のループバック
        4. 8.3.14.4 デジタル ループバック
        5. 8.3.14.5 アナログ ループバック
        6. 8.3.14.6 ファーエンド (リバース) ループバック
      15. 8.3.15 BIST の構成
      16. 8.3.16 ケーブル診断
        1. 8.3.16.1 時間領域反射計測 (TDR)
      17. 8.3.17 高速リンク ドロップ機能
      18. 8.3.18 LED と GPIO の構成
    4. 8.4 プログラミング
      1. 8.4.1 ハードウェア ブートストラップ構成
        1. 8.4.1.1 ブートストラップ構成 (ENHANCED モード)
        2. 8.4.1.2 ストラップ構成 (BASIC モード)
    5. 8.5 レジスタ マップ
      1. 8.5.1 DP83826A のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ツイストペア インターフェイス (TPI) ネットワーク回路
      2. 9.2.2 トランスに関する推奨事項
      3. 9.2.3 静電容量式 DC ブロッキング
      4. 9.2.4 設計要件
        1. 9.2.4.1 クロック要件
          1. 9.2.4.1.1 発振器
          2. 9.2.4.1.2 水晶振動子
      5. 9.2.5 詳細な設計手順
        1. 9.2.5.1 MII のレイアウト ガイドライン
        2. 9.2.5.2 RMII のレイアウト ガイドライン
        3. 9.2.5.3 MDI のレイアウト ガイドライン
      6. 9.2.6 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 トランスのレイアウト
        4. 9.4.1.4 金属注入
        5. 9.4.1.5 PCB 層スタッキング
          1. 9.4.1.5.1 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

8.3.18 LED と GPIO の構成

DP83826Ax にはフレキシブルな LED および GPIO ピンがあり、レジスタ構成を使用して、各種の機能に合わせて設定できます。LED および GPIO の構成の詳細については、図 8-10 を参照してください。

DP83826AE DP83826AI LED と GPIO の構成図 8-10 LED と GPIO の構成
注:

クロック出力は、ENHANCED モードでのみピン 28 および 29 で使用できます。これらのピンは、25MHz または 50MHz クロックのみを出力するように構成できます。

ENHANCED モードでは、LED に自動極性検出機能があります。LED 駆動は、ピンに構成されたストラップに応じて調整します。たとえば、LED ピンがプルダウン ストラップに構成されている場合、PHY は LED の極性をアクティブ High として割り当てます。LED ピンがプルアップで構成されていると、PHY は LED 極性をアクティブ Low として割り当てます。

BASIC モードでは、LED 極性は常にアクティブ Low です。LED ピンを Low にストラップする必要がある場合は、LED と直列で 1kΩ プルアップ抵抗および 1.5kΩ プルダウン抵抗を使用する必要があります。これにより、ストラップで 0 が選択されます。より高い抵抗を使用すると、LED の輝度が低下する可能性があることに注意してください。

図 8-11 に、LED を DP83826 に直接接続する 2 つの適切な方法を示します。

DP83826AE DP83826AI LED ストラップ接続の例図 8-11 LED ストラップ接続の例