JAJSD08G October   2015  – June 2026 DP83867CS , DP83867E , DP83867IS

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 未使用のピン
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  パワーアップのタイミング
    7. 6.7  リセット タイミング
    8. 6.8  MII シリアル マネージメントのタイミング
    9. 6.9  SGMII のタイミング
    10. 6.10 RGMII のタイミング
    11. 6.11 DP83867E のフレーム開始検出タイミング
    12. 6.12 DP83867IS/CS のフレーム開始検出タイミング
    13. 6.13 タイミング図
    14. 6.14 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 WoL (Wake-on-LAN) パケット検出
        1. 7.3.1.1 マジック パケット構造
        2. 7.3.1.2 マジック パケットの例
        3. 7.3.1.3 Wake-on-LAN の構成と状態
      2. 7.3.2 IEEE 1588 タイム スタンプのフレーム スタート検出
        1. 7.3.2.1 SFD レイテンシの変動と確定性
          1. 7.3.2.1.1 リーダー モードでの 1000Mb SFD の変動
          2. 7.3.2.1.2 フォロワー モードでの 1000Mb SFD の変動
          3. 7.3.2.1.3 100Mb SFD の変動
      3. 7.3.3 クロック出力
    4. 7.4 デバイスの機能モード
      1. 7.4.1 MAC インターフェイス
        1. 7.4.1.1 Serial GMII (SGMII)
        2. 7.4.1.2 Reduced GMII (RGMII)
          1. 7.4.1.2.1 1000Mbps モードの動作
          2. 7.4.1.2.2 1000Mbps モードのタイミング
          3. 7.4.1.2.3 10Mbps モードおよび 100Mbps モード
      2. 7.4.2 シリアル マネージメント インターフェイス
        1. 7.4.2.1 拡張アドレス空間アクセス
          1. 7.4.2.1.1 書き込みアドレス動作
          2. 7.4.2.1.2 読み出しアドレス動作
          3. 7.4.2.1.3 書き込み（ポスト インクリメントなし）動作
          4. 7.4.2.1.4 読み出し (ポスト インクリメントなし) 動作
          5. 7.4.2.1.5 書き込み（ポスト インクリメント）動作
          6. 7.4.2.1.6 読み出し (ポスト インクリメント) 動作
          7. 7.4.2.1.7 間接レジスタ アクセスを使用する読み取り動作の例
          8. 7.4.2.1.8 間接レジスタ アクセスを使用する書き込み動作の例
      3. 7.4.3 オートネゴシエーション
        1. 7.4.3.1 速度と全二重 / 半二重の選択 - 優先度の解決
        2. 7.4.3.2 リーダーとフォロワーの解決
        3. 7.4.3.3 ポーズと非対称ポーズの解決
        4. 7.4.3.4 Next Page のサポート
        5. 7.4.3.5 パラレル検出
        6. 7.4.3.6 オートネゴシエーション再開
        7. 7.4.3.7 ソフトウェアを介したオートネゴシエーションの有効化
        8. 7.4.3.8 オートネゴシエーション完了時間
        9. 7.4.3.9 Auto-MDIX の解決
      4. 7.4.4 ループバック モード
        1. 7.4.4.1 ニアエンド ループバック
          1. 7.4.4.1.1 MII のループバック
          2. 7.4.4.1.2 PCS のループバック
          3. 7.4.4.1.3 デジタル ループバック
          4. 7.4.4.1.4 アナログ ループバック
        2. 7.4.4.2 外部ループバック
        3. 7.4.4.3 ファーエンド (リバース) ループバック
      5. 7.4.5 BIST の構成
      6. 7.4.6 ケーブル診断
        1. 7.4.6.1 TDR
        2. 7.4.6.2 エネルギー検出
        3. 7.4.6.3 高速なリンク ドロップ モード (FLD)
        4. 7.4.6.4 高速リンク検出
        5. 7.4.6.5 速度の最適化
        6. 7.4.6.6 ミラー モード
        7. 7.4.6.7 割り込み
        8. 7.4.6.8 IEEE 802.3 テスト モード
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 1.8V I/O VDD 電源での LED 動作
      4. 7.5.4 PHY アドレスの設定
      5. 7.5.5 リセット動作
        1. 7.5.5.1 ハードウェア リセット
        2. 7.5.5.2 IEEE ソフトウェア リセット
        3. 7.5.5.3 グローバル ソフトウェア リセット
        4. 7.5.5.4 グローバル ソフトウェア再開
        5. 7.5.5.5 PCS 再開
      6. 7.5.6 省電力モード
        1. 7.5.6.1 IEEE パワーダウン
        2. 7.5.6.2 ディープ パワーダウン モード
        3. 7.5.6.3 アクティブ スリープ
        4. 7.5.6.4 パッシブ スリープ
  9. 8 レジスタ
    1.     99
      1. 8.1.1   基本モード制御レジスタ (BMCR)
      2. 8.1.2   基本モード ステータス レジスタ (BMSR)
      3. 8.1.3   PHY 識別子レジスタ #1 (PHYIDR1)
      4. 8.1.4   PHY 識別子レジスタ #2 (PHYIDR2)
      5. 8.1.5   オートネゴシエーション アドバタイズメント レジスタ (ANAR)
      6. 8.1.6   オートネゴシエーション リンク パートナー アビリティ レジスタ (ANLPAR) (ベースページ)
      7. 8.1.7   オートネゴシエーション拡張レジスタ (ANER)
      8. 8.1.8   オートネゴシエーション次ページ送信レジスタ (ANNPTR)
      9. 8.1.9   オートネゴシエーション次ページ受信レジスタ (ANNPRR)
      10. 8.1.10  1000BASE-T 構成レジスタ (CFG1)
      11. 8.1.11  ステータス レジスタ 1 (STS1)
      12. 8.1.12  拡張レジスタ アドレッシング
        1. 8.1.12.1 レジスタ制御レジスタ (REGCR)
        2. 8.1.12.2 アドレスまたはデータ レジスタ (ADDAR)
      13. 8.1.13  1000BASE-T ステータス レジスタ (1KSCR)
      14. 8.1.14  PHY 制御レジスタ (PHYCR)
      15. 8.1.15  PHY ステータス レジスタ (PHYSTS)
      16. 8.1.16  MII 割り込み制御レジスタ (MICR)
      17. 8.1.17  割り込みステータス レジスタ (ISR)
      18. 8.1.18  構成レジスタ 2 (CFG2)
      19. 8.1.19  レシーバ エラー カウンタ レジスタ (RECR)
      20. 8.1.20  BIST 制御レジスタ (BISCR)
      21. 8.1.21  ステータス レジスタ 2 (STS2)
      22. 8.1.22  LED 構成レジスタ 1 (LEDCR1)
      23. 8.1.23  LED 構成レジスタ 2 (LEDCR2)
      24. 8.1.24  LED 構成レジスタ (LEDCR3)
      25. 8.1.25  構成レジスタ 3 (CFG3)
      26. 8.1.26  制御レジスタ (CTRL)
      27. 8.1.27  テストモード チャネル制御 (TMCH_CTRL)
      28. 8.1.28  堅牢な自動 MDIX タイマ構成レジスタ (AMDIX_TMR_CFG)
      29. 8.1.29  高速リンク ドロップ構成レジスタ (FLD_CFG)
      30. 8.1.30  高速リンク ドロップ スレッショルド構成レジスタ (FLD_THR_CFG)
      31. 8.1.31  構成レジスタ 4 (CFG4)
      32. 8.1.32  RGMII 制御レジスタ (RGMIICTL)
      33. 8.1.33  RGMII 制御レジスタ 2 (RGMIICTL2)
      34. 8.1.34  SGMII 自動ネゴシエーション ステータス (SGMII_ANEG_STS)
      35. 8.1.35  100BASE-TX 構成 (100CR)
      36. 8.1.36  ビタビ モジュール構成 (VTM_CFG)
      37. 8.1.37  スキュー FIFO ステータス (SKEW_FIFO)
      38. 8.1.38  ストラップ構成ステータス レジスタ1 (STRAP_STS1)
      39. 8.1.39  ストラップ構成ステータス レジスタ2 (STRAP_STS2)
      40. 8.1.40  BIST 制御およびステータス レジスタ 1 (BICSR1)
      41. 8.1.41  BIST 制御およびステータス レジスタ 2 (BICSR2)
      42. 8.1.42  BIST 制御およびステータス レジスタ 3 (BICSR3)
      43. 8.1.43  BIST 制御およびステータス レジスタ 4 (BICSR4)
      44. 8.1.44  レシーバのイコライザ (CRE) の構成
      45. 8.1.45  RGMII 遅延制御レジスタ (RGMIIDCTL)
      46. 8.1.46  ANA_LD_TXG_FINE_GAINSEL_AB (ALTFGAB)
      47. 8.1.47  ANA_LD_TXG_FINE_GAINSEL_CD (ALTFGCD)
      48. 8.1.48  ANA_LD_FILTER_TUNE_AB (ALFTAB)
      49. 8.1.49  ANA_LD_FILTER_TUNE_CD (ALFTCD)
      50. 8.1.50  レシーバーの LPF の構成 (CRLPF)
      51. 8.1.51  レシーバのイコライザ (ECRE) の制御をイネーブルにする
      52. 8.1.52  PLL クロック出力制御レジスタ (PLLCTL)
      53. 8.1.53  SGMII 制御レジスタ 1 (SGMIICTL1)
      54. 8.1.54  トランスミッタ制御レジスタ (ANA_LD_DATA_CTRL)
      55. 8.1.55  DSP 構成レジスタ 3 (DSP_CFG3)
      56. 8.1.56  同期 FIFO 制御 (SYNC_FIFO_CTRL)
      57. 8.1.57  DSP ハイブリッド構成レジスタ 2 (DSP_HYBRID_CFG2)
      58. 8.1.58  ループバック構成レジスタ (LOOPCR)
      59. 8.1.59  DSP 構成 (DSP_CONFIG)
      60. 8.1.60  DSP 選択レジスタ 0 (DSP_SEL0)
      61. 8.1.61  DSP 選択レジスタ 1 (DSP_SEL1)
      62. 8.1.62  DSP 選択レジスタ 2 (DSP_SEL2)
      63. 8.1.63  DSP フォロワ選択レジスタ 0 (DSP_FLR_SEL0)
      64. 8.1.64  DSP フォロワ選択レジスタ 3 (DSP_FLR_SEL3)
      65. 8.1.65  DSP フォロワ タイミング ループ レジスタ 1 (DSP_FLR_TLOOP1)
      66. 8.1.66  DSP フォロワ タイミング ループ レジスタ 2 (DSP_FLR_TLOOP2)
      67. 8.1.67  DSP フィードフォワード イコライザ構成 (DSP_FFE_CFG)
      68. 8.1.68  受信構成レジスタ (RXFCFG)
      69. 8.1.69  受信ステータス レジスタ (RXFSTS)
      70. 8.1.70  パターン一致データ レジスタ 1 (RXFPMD1)
      71. 8.1.71  パターン一致データ レジスタ 2 (RXFPMD2)
      72. 8.1.72  パターン一致データ レジスタ 3 (RXFPMD3)
      73. 8.1.73  SecureOn パスレジスタ 2 (RXFSOP1)
      74. 8.1.74  SecureOn パスレジスタ 2 (RXFSOP2)
      75. 8.1.75  SecureOn パスレジスタ 3 (RXFSOP3)
      76. 8.1.76  受信パターン レジスタ 1 (RXFPAT1)
      77. 8.1.77  受信パターン レジスタ 2 (RXFPAT2)
      78. 8.1.78  受信パターン レジスタ 3 (RXFPAT3)
      79. 8.1.79  受信パターン レジスタ 4 (RXFPAT4)
      80. 8.1.80  受信パターン レジスタ 5 (RXFPAT5)
      81. 8.1.81  受信パターン レジスタ 6 (RXFPAT6)
      82. 8.1.82  受信パターン レジスタ 7 (RXFPAT7)
      83. 8.1.83  受信パターン レジスタ 8 (RXFPAT8)
      84. 8.1.84  受信パターン レジスタ 9 (RXFPAT9)
      85. 8.1.85  受信パターン レジスタ 10 (RXFPAT10)
      86. 8.1.86  受信パターン レジスタ 11 (RXFPAT11)
      87. 8.1.87  受信パターン レジスタ 12 (RXFPAT12)
      88. 8.1.88  受信パターン レジスタ 13 (RXFPAT13)
      89. 8.1.89  受信パターン レジスタ 14 (RXFPAT14)
      90. 8.1.90  受信パターン レジスタ 15 (RXFPAT15)
      91. 8.1.91  受信パターン レジスタ 16 (RXFPAT16)
      92. 8.1.92  受信パターン レジスタ 17 (RXFPAT17)
      93. 8.1.93  受信パターン レジスタ 18 (RXFPAT18)
      94. 8.1.94  受信パターン レジスタ 19 (RXFPAT19)
      95. 8.1.95  受信パターン レジスタ 20 (RXFPAT20)
      96. 8.1.96  受信パターン レジスタ 21 (RXFPAT21)
      97. 8.1.97  受信パターン レジスタ 22 (RXFPAT22)
      98. 8.1.98  受信パターン レジスタ 23 (RXFPAT23)
      99. 8.1.99  受信パターン レジスタ 24 (RXFPAT24)
      100. 8.1.100 受信パターン レジスタ 25 (RXFPAT25)
      101. 8.1.101 受信パターン レジスタ 26 (RXFPAT26)
      102. 8.1.102 受信パターン レジスタ 27 (RXFPAT27)
      103. 8.1.103 受信パターン レジスタ 28 (RXFPAT28)
      104. 8.1.104 受信パターン レジスタ 29 (RXFPAT29)
      105. 8.1.105 受信パターン レジスタ 30 (RXFPAT30)
      106. 8.1.106 受信パターン レジスタ 31 (RXFPAT31)
      107. 8.1.107 受信パターン レジスタ 32 (RXFPAT32)
      108. 8.1.108 受信パターン バイト マスク レジスタ 1 (RXFPBM1)
      109. 8.1.109 受信パターン バイト マスク レジスタ 2 (RXFPBM2)
      110. 8.1.110 受信パターン バイト マスク レジスタ 3 (RXFPBM3)
      111. 8.1.111 受信パターン バイト マスク レジスタ 4 (RXFPBM4)
      112. 8.1.112 受信パターン制御 (RXFPATC)
      113. 8.1.113 10M SGMII 構成 (10M_SGMII_CFG)
      114. 8.1.114 I/O 構成 (IO_MUX_CFG)
      115. 8.1.115 GPIO マルチプレクサ制御レジスタ (GPIO_MUX_CTRL)
      116. 8.1.116 TDR 汎用構成レジスタ 1 (TDR_GEN_CFG1)
      117. 8.1.117 TDR スレッショルド構成レジスタ 1 (TDR_THR_CFG1)
      118. 8.1.118 TDR スレッショルド構成レジスタ 2 (TDR_THR_CFG2)
      119. 8.1.119 TDR 汎用構成レジスタ 5 (TDR_GEN_CFG5)
      120. 8.1.120 TDR ピーク位置レジスタ 1 (TDR_PEAKS_LOC_1)
      121. 8.1.121 TDR ピーク位置レジスタ 2 (TDR_PEAKS_LOC_2)
      122. 8.1.122 TDR ピーク位置レジスタ 3 (TDR_PEAKS_LOC_3)
      123. 8.1.123 TDR ピーク位置レジスタ 4 (TDR_PEAKS_LOC_4)
      124. 8.1.124 TDR ピーク位置レジスタ 5 (TDR_PEAKS_LOC_5)
      125. 8.1.125 TDR ピーク位置レジスタ 6 (TDR_PEAKS_LOC_6)
      126. 8.1.126 TDR ピーク位置レジスタ 7 (TDR_PEAKS_LOC_7)
      127. 8.1.127 TDR ピーク位置レジスタ 8 (TDR_PEAKS_LOC_8)
      128. 8.1.128 TDR ピーク位置レジスタ 9 (TDR_PEAKS_LOC_9)
      129. 8.1.129 TDR ピーク位置レジスタ 10 (TDR_PEAKS_LOC_10)
      130. 8.1.130 TDR ピーク振幅レジスタ 1 (TDR_PEAKS_AMP_1)
      131. 8.1.131 TDR ピーク振幅レジスタ 2 (TDR_PEAKS_AMP_2)
      132. 8.1.132 TDR ピーク振幅レジスタ 3 (TDR_PEAKS_AMP_3)
      133. 8.1.133 TDR ピーク振幅レジスタ 4 (TDR_PEAKS_AMP_4)
      134. 8.1.134 TDR ピーク振幅レジスタ 5 (TDR_PEAKS_AMP_5)
      135. 8.1.135 TDR ピーク振幅レジスタ 6 (TDR_PEAKS_AMP_6)
      136. 8.1.136 TDR ピーク振幅レジスタ 7 (TDR_PEAKS_AMP_7)
      137. 8.1.137 TDR ピーク振幅レジスタ 8 (TDR_PEAKS_AMP_8)
      138. 8.1.138 TDR ピーク振幅レジスタ 9 (TDR_PEAKS_AMP_9)
      139. 8.1.139 TDR ピーク振幅レジスタ 10 (TDR_PEAKS_AMP_10)
      140. 8.1.140 TDR 一般ステータス (TDR_GEN_STATUS)
      141. 8.1.141 TDR ピーク符号 AB (TDR_PEAK_SIGN_A_B)
      142. 8.1.142 TDR ピーク符号 CD (TDR_PEAK_SIGN_C_D)
      143. 8.1.143 DSP リーダー ステップ 4 レジスタ (DSP_LDR_STEP4)
      144. 8.1.144 DSP フォロワ ステップ 4 レジスタ (DSP_FLR_STEP4)
      145. 8.1.145 DSP フォロワ ステップ 5 レジスタ (DSP_FLR_STEP5)
      146. 8.1.146 DSP フォロワ ステップ 6 および 7 レジスタ (DSP_FLR_STEP67)
      147. 8.1.147 プログラマブル ゲイン レジスタ (PROG_GAIN)
      148. 8.1.148 MMD3 PCS 制御レジスタ (MMD3_PCS_CTRL)
      149. 8.1.149 平均方形エラー チャネル A レジスタ (MSE_A)
      150. 8.1.150 平均方形エラー チャネル B レジスタ (MSE_B)
      151. 8.1.151 平均方形エラー チャネル C レジスタ (MSE_C)
      152. 8.1.152 平均方形エラー チャネル D レジスタ (MSE_D)
  10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 ケーブル ライン ドライバ
        2. 9.2.1.2 クロック入力 (XI) に関する推奨事項
        3. 9.2.1.3 水晶振動子に関する推奨事項
        4. 9.2.1.4 クロック アウト (CLK_OUT) 位相ノイズ
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 MAC インターフェイス
          1. 9.2.2.1.1 SGMII のレイアウト ガイドライン
          2. 9.2.2.1.2 RGMII のレイアウト ガイドライン
        2. 9.2.2.2 Media Dependent Interface (MDI)
          1. 9.2.2.2.1 MDI のレイアウト ガイドライン
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 トランスのレイアウト
        4. 9.4.1.4 金属注入
        5. 9.4.1.5 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.6.4 高速リンク検出

高速リンク確立には、いくつかの高度なモードが使用できます。IEEE 802.3 仕様で定義されているオート ネゴシエーションや Auto-MDIX メカニズムとは異なり、これらのモードは DP83867 固有です。これらのモードを実装する際は注意してください。最適な動作を行うために、リンクの両端に DP83867 を使用して、これらのモードを実装することを TI は推奨します。

これらの高度なリンク モードおよびクロスオーバー モードは、リンクに選択された通信速度に依存します。一部のモードは、1000Base-T 動作での使用を目的としています。その他は、100Base-TX 動作での使用を目的としています。

構成レジスタ 3 (CFG3)、アドレス 0x001E を使用して高速リンク検出機能を設定します。