JAJSMS3A october 2022 – july 2023 DRV8411A
PRODUCTION DATA
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
ピン | タイプ (1) | 説明 | ||
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名称 | RTE | PWP | ||
AIN1 | 14 | 16 | I | フルブリッジ A (AOUT1、AOUT2) の H ブリッジ制御入力。セクション 9.4.1 を参照。内部プルダウン抵抗。 |
AIN2 | 13 | 15 | I | フルブリッジ A (AOUT1、AOUT2) の H ブリッジ制御入力。セクション 9.4.1 を参照。内部プルダウン抵抗。 |
AIPROPI | 12 | 14 | O | フルブリッジ A (AOUT1、AOUT2) の負荷電流に比例するアナログ電流出力。セクション 9.4.2 を参照。 |
AOUT1 | 16 | 2 | O | ブリッジ A の出力 1 |
AOUT2 | 2 | 4 | O | ブリッジ A の出力 2 |
BIN1 | 7 | 9 | I | フルブリッジ B (BOUT1、BOUT2) の H ブリッジ制御入力。セクション 9.4.1 を参照。内部プルダウン抵抗。 |
BIN2 | 8 | 10 | I | フルブリッジ B (BOUT1、BOUT2) の H ブリッジ制御入力。セクション 9.4.1 を参照。内部プルダウン抵抗。 |
BIPROPI | 9 | 11 | O | フルブリッジ B (BOUT1、BOUT2) の負荷電流に比例するアナログ電流出力。セクション 9.4.2 を参照。 |
BOUT1 | 5 | 7 | O | ブリッジ B の出力 1 |
BOUT2 | 3 | 5 | O | ブリッジ B の出力 2 |
GND | 11 | 13 | PWR | デバイスのグランド。システム・グランドに接続。 |
nFAULT | 6 | 8 | OD | フォルト状態出力。フォルト条件の間は Low。オープン・ドレイン動作の場合は外付けプルアップ抵抗を接続。セクション 9.4.3 を参照。 |
PAD | — | — | — | サーマル・パッド。システム・グランドに接続。 |
PGNDA | 1 | 3 | PWR | フルブリッジ A (AOUT1、AOUT2) のデバイス電源グランド。システム・グランドに接続。 |
PGNDB | 4 | 6 | PWR | フルブリッジ B (BOUT1、BOUT2) のデバイス電源グランド。システム・グランドに接続。 |
VM | 10 | 12 | PWR | 1.65V~11V 電源入力。VM 定格の 0.1µF バイパス・コンデンサと十分なバルク容量をグランドとの間に接続。 |
VREF | 15 | 1 | I | 内部電流レギュレーション制限を設定するための外部基準電圧入力。セクション 9.4.2 を参照。 |