JAJSWM4 May   2025 LMK1C1102A , LMK1C1103A , LMK1C1104A , LMK1C1106A , LMK1C1108A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 フェイルセーフ入力
      2. 8.3.2 非同期出力イネーブル
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 テープおよびリール情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DQF|8
  • PW|8
サーマルパッド・メカニカル・データ
発注情報

9.2.1 設計要件

図 9-1 に示す LMK1C110xA は、ローカル LVCMOS 発振器から 100MHz の信号をファンアウトするように構成されています。CPU は、1G により出力状態を制御するように構成されています。

この構成例では、以下の特性を持つバック プレーン アプリケーションの 3 つの LVCMOS レシーバを駆動します。

  • CPU クロックは、フルスイングの DC 結合 LVCMOS 信号に対応できます。反射を最小限に抑えるため、直列抵抗 RS は LMK1C110xA の近くに配置して、トレースの特性インピーダンスと厳密に一致させます。
  • FPGA クロックも同様に DC 結合され、LMK1C110xA の近くに配置される適切な直列抵抗となります。
  • この例の PLL は、より低い振幅の信号を受け入れることができるため、テブナンの等価終端 (VDD にプルアップし、GND にプルダウン) を使用します。PLL レシーバは内部バイアスを備えているため、同相電圧がミスマッチしたときに AC 結合を使用できます。