JAJSX65A August   2025  – October 2025 LMK3H2104 , LMK3H2108

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 I2C の特性
  7. 6 パラメータ測定情報
    1. 6.1 LP-HCSL テストまたはシミュレーション負荷
    2. 6.2 LVDS テスト負荷
    3. 6.3 LVCMOS テスト負荷
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  GPI/GPIO
        1. 7.3.1.1 GPI/GPIO ピンの機能
        2. 7.3.1.2 GPI/GPIO 構成
        3. 7.3.1.3 GPI/GPIO による I2C アドレス
        4. 7.3.1.4 3 レベル入力モードの GPIO ピン
        5. 7.3.1.5 GPI/GPIO 内部プルアップおよびプルダウン
      2. 7.3.2  OTP
        1. 7.3.2.1 OTP の概要
        2. 7.3.2.2 OTP ページの選択
        3. 7.3.2.3 OTP ページ選択ピンの極性
        4. 7.3.2.4 「動的 OTP ページ変更」セクションを追加
        5. 7.3.2.5 動的 OTP ページ変更のタイミング
      3. 7.3.3  PWRGD/PWRDN#
        1. 7.3.3.1 PWRGD/PWRDN# 機能の割り当て
        2. 7.3.3.2 PWRGD
        3. 7.3.3.3 PWRDN#
      4. 7.3.4  電源
        1. 7.3.4.1 電源ピン マッピング
        2. 7.3.4.2 未使用電源ピン
      5. 7.3.5  パワーアップ シーケンス
        1. 7.3.5.1 パワーアップ シーケンス
      6. 7.3.6  出力の有効化と無効化
        1. 7.3.6.1 OE レジスタ
        2. 7.3.6.2 OE グループの割り当て
        3. 7.3.6.3 OE およびロジック
        4. 7.3.6.4 代替 OE
        5. 7.3.6.5 OE の極性
        6. 7.3.6.6 単一の LVCMOS OE
        7. 7.3.6.7 LOS および出力動作
      7. 7.3.7  PERST#
        1. 7.3.7.1 PERST# バッファ モード
        2. 7.3.7.2 PERST# ラッチ
      8. 7.3.8  ステータス信号
        1. 7.3.8.1 CLK_READY
        2. 7.3.8.2 入力 LOS
        3. 7.3.8.3 出力周波数検出
        4. 7.3.8.4 CRC_ERROR
        5. 7.3.8.5 ステータス イベント レジスタ
        6. 7.3.8.6 デバイス割り込み
        7. 7.3.8.7 GPIO からのステータス信号
      9. 7.3.9  入力レシーバ
        1. 7.3.9.1 GPI 入力およびクロック入力
        2. 7.3.9.2 クロック入力構成および終端
        3. 7.3.9.3 差動クロック入力
        4. 7.3.9.4 フェイルセーフ入力
        5. 7.3.9.5 入力クロストークの低減
      10. 7.3.10 入力スイッチング
        1. 7.3.10.1 自動切り替え
        2. 7.3.10.2 マニュアル切り換え
      11. 7.3.11 出力 MUX
        1. 7.3.11.1 クロック出力 MUX の設定
      12. 7.3.12 出力ドライバ
        1. 7.3.12.1  出力フォーマット
        2. 7.3.12.2  1.2V LVCMOS 出力
        3. 7.3.12.3  LVCMOS 出力インピーダンス
        4. 7.3.12.4  プログラム可能な出力スルー レート
        5. 7.3.12.5  出力極性
        6. 7.3.12.6  二重終端 LP-HCSL 出力
        7. 7.3.12.7  AC および DC-LVDS
        8. 7.3.12.8  LVDS 出力コモン モード
        9. 7.3.12.9  出力ディスエーブル状態
        10. 7.3.12.10 状態変化時の出力動作
      13. 7.3.13 出力同期
        1. 7.3.13.1 出力同期
        2. 7.3.13.2 同期および非同期 OE
      14. 7.3.14 出力位相シフト
      15. 7.3.15 動的な周波数変更
        1. 7.3.15.1 FOD 設定の更新
        2. 7.3.15.2 チャネル分周器を更新
        3. 7.3.15.3 DCO モード
    4. 7.4 SSC
    5. 7.5 デバイスの機能モード
      1. 7.5.1 分数出力分周器
        1. 7.5.1.1 FOD 動作
        2. 7.5.1.2 エッジ コンバイナ
        3. 7.5.1.3 整数境界スプリアス
      2. 7.5.2 バッファのみモード
    6. 7.6 プログラミング
      1. 7.6.1 I2C シリアル インターフェイス
      2. 7.6.2 ベンダ ID
      3. 7.6.3 OTP のプログラミング
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 アプリケーションのブロック図の例
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 アプリケーション特性の波形
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.3.3 PWRDN#

PWRGD アサートの後、PWRGD/PWRDN# ピンは PWRDN# (パワーダウン、アクティブ low) ピンになります。その後の high/low 遷移により、デバイスは PWRDn# モードへの移行または終了します。PWRDN# モードには 3 つあります。

  • 動的 OTP 選択ベースのパワーダウン モード (LMK3H2108 にのみ適用されます)。このモードは、両方の条件が満たされている場合に選択されます。
    • PWRGD/PWRDn# 関数は、GPIO_0、GPIO_1、または GPIO_2 に割り当てられます
    • PWRGD/PWRDN# ピンは、2 レベルの動的 OTP 選択ピンとしても構成されています

    PWRDn# がアサートされると、デバイスは PWRDn# ピンを含むすべての動的 OTP 選択ピンで選択された OTP ページをロードして、パワーダウン モードに移行します。この「パワーダウン モード OTP ページ」では、ユーザーが特定のブロックをパワーダウンし、出力ドライバをディセーブルにして、出力ディスエーブル状態を決定することができます。

    PWRDn# がデアサートされると、デバイスは PWRDn# ピンを含むすべての動的 OTP 選択ピンで選択された OTP ページをロードして、パワーダウン モードを終了します。

    このモードでは、PWRDN# 機能を持つ GPIO ピンを通常の極性にプログラムする必要があります。

  • 低消費電力モード。低消費電力モードでは、PWRDn# がアサートされると、ほとんどのブロックがパワーダウンして、消費電力を節約します。出力バンクはパワーダウンされ、出力はトライステートになります。レジスタの値は変更されません。このモードでは、BAW が自動的にパワーダウンされません。また、必要に応じて、BAW _PD を I2C 経由で手動で1に設定して、さらに電力を節約する必要があります。
  • リセット モード。リセット モードでは、PWRDN# ピンを切り替えることは、パワーアップ シーケンスを再開するのと同じです。PWRDn# アサートでは、デバイスの電源がオフになり、すべての出力がトライステートになるまでディセーブルになります。PWRDn# デアサートにより、電源オンシーケンスが開始されます。

PWRDn# 機能は、GPI/GPIO 極性の設定に関係なく、常にアクティブ low です。

動的 OTP 選択ベースのパワーダウン モードでは、以下のブロックを OTP レジスタによりパワーダウンできます。

表 7-13 パワーダウン制御
部品番号 登録 説明
LMK3H2108 または LMK3H2104 PDN デバイスの電源をオフにします。このレジスタの機能は、PIN_SAMPLE_DIS と OTP_AUTOLOAD_DIS の影響を受けます
LMK3H2108 または LMK3H2104 BAW _ PD BAW および BAW 関連の回路の電源をオフにします
LMK3H2108 または LMK3H2104 FOD_0_PD FOD_0 のパワーダウン。
LMK3H2108 または LMK3H2104 FOD_1_PD FOD_1 のパワーダウン
LMK3H2108 または LMK3H2104 IN0_PD IN0 のパワーダウン
LMK3H2108 IN1_PD IN1 のパワーダウン
LMK3H2108 IN2_PD IN2 のパワーダウン

未使用の出力ドライバの電力を最小化するため、OUTx_DIS_STATE = 3 (Hi-Z / Hi-Z) に設定します。

低消費電力モードおよびリセット モード以外にも、以下のレジスタによってより高い柔軟性を実現できます。

表 7-14 パワーダウン モード レジスタ
登録 説明
PIN_RESAMPLE_DIS ピンの再サンプル ディセーブル。
  • LMK3H2104：
    • 0x0：デバイスがパワーダウン モードを終了するとき (PWRDN# ピンがデアサートされるか、PDN レジスタ フィールドに 0x0 が書き込まれる)、REF_0/CTRL ピンが再サンプリングされてデバイスの動作モードを判定します。
    • 0x1：ピンの再サンプリングは発生せず、REF_0/CTRL ピンの最後にサンプリングされた値が保持されます。
  • LMK3H2108：このレジスタは影響を与えません。
OTP_AUTOLOAD_DIS OTP 自動ロードがディスエーブルです。デフォルトでは、デバイスがパワーダウン モードを終了すると (PWRDN# ピンがデアサートされるか、PDN レジスタ フィールドに 0x0 が書き込まれる)、OTP データがデバイスのレジスタにロードされます。ただし、パワーダウン モードから復帰中に OTP_AUTOLOAD_DIS の値が 0x1 の場合、このデータ転送は行われません。OTP_AUTOLOAD_DIS レジスタ フィールドは、動的な OTP ページ変更には影響しません。
表 7-15 パワーダウン モード レジスタとデバイスの動作
PIN_SAMPLE_DIS OTP_AUTOLOAD_DIS PWRDN# がトグルされたときのデバイスの動作
0x0 0x0 リセット モード、フル。PWRDN# ピンの切り替えは、フル パワー サイクルと同じです。
0x0 0x1 リセット モード、OTP 自動ロードなし。PWRDn# ピンをトグルするとデバイスはリセットされますが、レジスタ値は保持されます。
0x1 0x0 リセット モード、ピンの再サンプリングなし。レジスタは OTP から再ロードされますが、REF_0/CTRL ピンは再サンプリングされず、LMK3H2104 のデバイス動作モードは変更されません。
0x1 0x1 低消費電力モード。ロジック入力ピンは再サンプリングされず、OTP の内容はレジスタにロードされません。レジスタの値は変更されません。PWRDn# がアサートされると、出力バンクはパワーダウンされ、出力はトライステートに保持されます。