JAJSV07B June   2024  – November 2025 TDA4APE-Q1 , TDA4VPE-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      10
      2.      11
    3. 5.3 信号の説明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU ドメイン
          1.        16
          2.        17
          3.        18
      3. 5.3.2  CPSW2G
        1. 5.3.2.1 メイン ドメイン
          1.        21
        2. 5.3.2.2 MCU ドメイン
          1.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        26
        2. 5.3.3.2 MCU ドメイン
          1.        28
      5. 5.3.4  CSI
        1. 5.3.4.1 メイン ドメイン
          1.        31
          2.        32
          3.        33
      6. 5.3.5  DDRSS
        1. 5.3.5.1 メイン ドメイン
          1.        36
          2.        37
      7. 5.3.6  ディスプレイ ポート
        1. 5.3.6.1 メイン ドメイン
          1.        40
      8. 5.3.7  DMTIMER
        1. 5.3.7.1 メイン ドメイン
          1.        43
        2. 5.3.7.2 MCU ドメイン
          1.        45
      9. 5.3.8  DSI
        1. 5.3.8.1 メイン ドメイン
          1.        48
          2.        49
      10. 5.3.9  DSS
        1. 5.3.9.1 メイン ドメイン
          1.        52
      11. 5.3.10 ECAP
        1. 5.3.10.1 メイン ドメイン
          1.        55
          2.        56
          3.        57
      12. 5.3.11 EPWM
        1. 5.3.11.1 メイン ドメイン
          1.        60
          2.        61
          3.        62
          4.        63
          5.        64
          6.        65
          7.        66
      13. 5.3.12 EQEP
        1. 5.3.12.1 メイン ドメイン
          1.        69
          2.        70
          3.        71
      14. 5.3.13 GPIO
        1. 5.3.13.1 メイン ドメイン
          1.        74
        2. 5.3.13.2 WKUP ドメイン
          1.        76
      15. 5.3.14 GPMC
        1. 5.3.14.1 メイン ドメイン
          1.        79
      16. 5.3.15 HYPERBUS
        1. 5.3.15.1 MCU ドメイン
          1.        82
      17. 5.3.16 I2C
        1. 5.3.16.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
          4.        88
          5.        89
          6.        90
          7.        91
        2. 5.3.16.2 MCU ドメイン
          1.        93
          2.        94
        3. 5.3.16.3 WKUP ドメイン
          1.        96
      18. 5.3.17 I3C
        1. 5.3.17.1 MCU ドメイン
          1.        99
      19. 5.3.18 MCAN
        1. 5.3.18.1 メイン ドメイン
          1.        102
          2.        103
          3.        104
          4.        105
          5.        106
          6.        107
          7.        108
          8.        109
          9.        110
          10.        111
          11.        112
          12.        113
          13.        114
          14.        115
          15.        116
          16.        117
          17.        118
          18.        119
        2. 5.3.18.2 MCU ドメイン
          1.        121
          2.        122
      20. 5.3.19 MCASP
        1. 5.3.19.1 メイン ドメイン
          1.        125
          2.        126
          3.        127
          4.        128
          5.        129
      21. 5.3.20 MCSPI
        1. 5.3.20.1 メイン ドメイン
          1.        132
          2.        133
          3.        134
          4.        135
          5.        136
          6.        137
          7.        138
        2. 5.3.20.2 MCU ドメイン
          1.        140
          2.        141
      22. 5.3.21 MDIO
        1. 5.3.21.1 メイン ドメイン
          1.        144
          2.        145
        2. 5.3.21.2 MCU ドメイン
          1.        147
      23. 5.3.22 MMC
        1. 5.3.22.1 メイン ドメイン
          1.        150
          2.        151
      24. 5.3.23 OSPI
        1. 5.3.23.1 MCU ドメイン
          1.        154
          2.        155
      25. 5.3.24 PCIE
        1. 5.3.24.1 メイン ドメイン
          1.        158
      26. 5.3.25 SERDES
        1. 5.3.25.1 メイン ドメイン
          1.        161
          2.        162
          3.        163
      27. 5.3.26 SGMII
        1. 5.3.26.1 メイン ドメイン
          1.        166
      28. 5.3.27 UART
        1. 5.3.27.1 メイン ドメイン
          1.        169
          2.        170
          3.        171
          4.        172
          5.        173
          6.        174
          7.        175
          8.        176
          9.        177
          10.        178
        2. 5.3.27.2 MCU ドメイン
          1.        180
        3. 5.3.27.3 WKUP ドメイン
          1.        182
      29. 5.3.28 UFS
        1. 5.3.28.1 メイン ドメイン
          1.        185
      30. 5.3.29 USB
        1. 5.3.29.1 メイン ドメイン
          1.        188
      31. 5.3.30 エミュレーションおよびデバッグ
        1. 5.3.30.1 メイン ドメイン
          1.        191
          2.        192
      32. 5.3.31 システム、その他
        1. 5.3.31.1 ブート モードの構成
          1.        195
        2. 5.3.31.2 クロック
          1.        197
          2.        198
        3. 5.3.31.3 EFUSE
          1.        200
        4. 5.3.31.4 システム
          1.        202
          2.        203
        5. 5.3.31.5 VMON
          1.        205
      33. 5.3.32 電源
        1.       207
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  パワー オン時間 (POH) の制限
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  電気的特性
      1. 6.6.1  I2C オープン ドレイン フェイルセーフ (I2C OD FS) の電気的特性
      2. 6.6.2  フェイルセーフ リセット (FS Reset) の電気的特性
      3. 6.6.3  HFOSC/LFOSC の電気的特性
      4. 6.6.4  eMMCPHY の電気的特性
      5. 6.6.5  SDIO の電気的特性
      6. 6.6.6  CSI2/DSI D-PHY の電気的特性
      7. 6.6.7  ADC12B の電気的特性
      8. 6.6.8  LVCMOS の電気的特性
      9. 6.6.9  USB2PHY の電気的特性
      10. 6.6.10 SerDes 2-L-PHY/4-L-PHY の電気的特性
      11. 6.6.11 UFS M-PHY の電気的特性
      12. 6.6.12 eDP/DP AUX-PHY の電気的特性
      13. 6.6.13 DDR0 の電気的特性
    7. 6.7  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.7.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.7.2 ハードウェア要件
      3. 6.7.3 プログラミング シーケンス
      4. 6.7.4 ハードウェア保証への影響
    8. 6.8  熱抵抗特性
      1. 6.8.1 AND パッケージの熱抵抗特性
    9. 6.9  温度センサの特性
    10. 6.10 タイミングおよびスイッチング特性
      1. 6.10.1 タイミング パラメータおよび情報
      2. 6.10.2 電源シーケンス
        1. 6.10.2.1 電源スルーレートの要件
        2. 6.10.2.2 MCU およびメイン ドメインの結合パワーアップ シーケンシング
        3. 6.10.2.3 MCU とメイン ドメインの結合パワーダウン シーケンス - オプション 1
        4. 6.10.2.4 MCU およびメイン ドメインの分離パワーアップ シーケンシング
        5. 6.10.2.5 MCU およびメイン ドメインの分離パワーダウン シーケンス - オプション 1
        6. 6.10.2.6 独立した MCU およびメイン ドメイン、MCUのみ状態への移行および復帰シーケンス
        7. 6.10.2.7 独立した MCU およびメイン ドメイン、DDR 保持状態への移行および復帰
        8. 6.10.2.8 独立した MCU とメイン ドメイン、GPIO 保持への移行および復帰シーケンス
      3. 6.10.3 システムのタイミング
        1. 6.10.3.1 リセット タイミング
        2. 6.10.3.2 安全信号タイミング
        3. 6.10.3.3 クロックのタイミング
      4. 6.10.4 クロック仕様
        1. 6.10.4.1 入力および出力クロック / 発振器
          1. 6.10.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.10.4.1.1.1 負荷容量
            2. 6.10.4.1.1.2 シャント容量
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.10.4.1.3 補助 OSC1 内部発振器クロック ソース
            1. 6.10.4.1.3.1 負荷容量
            2. 6.10.4.1.3.2 シャント容量
          4. 6.10.4.1.4 補助 OSC1 LVCMOS デジタル クロック ソース
          5. 6.10.4.1.5 補助 OSC1 未使用
        2. 6.10.4.2 出力クロック
        3. 6.10.4.3 PLL
        4. 6.10.4.4 モジュールおよびペリフェラル クロックの周波数
      5. 6.10.5 ペリフェラル
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK のタイミング要件
          2. 6.10.5.1.2 ATL_AWS[x] のタイミング要件
          3. 6.10.5.1.3 ATL_BWS[x] のタイミング要件
          4. 6.10.5.1.4 ATCLK[x] のスイッチング特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO インターフェイスのタイミング
          2. 6.10.5.2.2 CPSW2G RMII のタイミング
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK のタイミング要件 – RMII モード
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RX_ER のタイミング要件 – RMII モード
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0]、RMII[x]_TX_EN のスイッチング特性 – RMII モード
          3. 6.10.5.2.3 CPSW2G RGMII のタイミング
            1. 6.10.5.2.3.1 RGMII[x]_RXC のタイミング要件 – RGMII モード
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0]、 RGMII[x]_RCTL の CPSW2G タイミング要件 – RGMII モード
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC のスイッチング特性 – RGMII モード
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0]、 RGMII[x]_TX_CTL のスイッチング特性 – RGMII モード
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP のタイミング要件
          2. 6.10.5.6.2 eCAP のスイッチング特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM のタイミング要件
          2. 6.10.5.7.2 eHRPWM のスイッチング特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP のタイミング要件
          2. 6.10.5.8.2 eQEP のスイッチング特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO のタイミング要件
          2. 6.10.5.9.2 GPIO スイッチング特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC および NOR フラッシュ — 同期モード
            1. 6.10.5.10.1.1 GPMC および NOR フラッシュのタイミング要件 — 同期モード
            2. 6.10.5.10.1.2 GPMC および NOR フラッシュのスイッチング特性 - 同期モード
          2. 6.10.5.10.2 GPMC および NOR フラッシュ — 非同期モード
            1. 6.10.5.10.2.1 GPMC および NOR フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.2.2 GPMC および NOR フラッシュのスイッチング特性 – 非同期モード
          3. 6.10.5.10.3 GPMC および NAND フラッシュ — 非同期モード
            1. 6.10.5.10.3.1 GPMC および NAND フラッシュのタイミング要件 – 非同期モード
            2. 6.10.5.10.3.2 GPMC および NAND フラッシュのスイッチング特性 – 非同期モード
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus のタイミング要件
          2. 6.10.5.11.2 HyperBus 166 MHz のスイッチング特性
          3. 6.10.5.11.3 HyperBus 100 MHz のスイッチング特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI — コントローラ モード
          2. 6.10.5.16.2 MCSPI — ペリフェラル モード
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC インターフェイス
            1. 6.10.5.17.1.1 レガシー SDR モード
            2. 6.10.5.17.1.2 高速 SDR モード
            3. 6.10.5.17.1.3 高速 DDR モード
            4. 6.10.5.17.1.4 HS200 モード
            5. 6.10.5.17.1.5 HS400 モード
          2. 6.10.5.17.2 MMC1 - SD/SDIO インターフェイス
            1. 6.10.5.17.2.1 デフォルト速度モード
            2. 6.10.5.17.2.2 高速モード
            3. 6.10.5.17.2.3 UHS–I SDR12 モード
            4. 6.10.5.17.2.4 UHS–I SDR25 モード
            5. 6.10.5.17.2.5 UHS–I SDR50 モード
            6. 6.10.5.17.2.6 UHS–I DDR50 モード
            7. 6.10.5.17.2.7 UHS–I SDR104 モード
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS のタイミング要件
          2. 6.10.5.18.2 CPTS スイッチング特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY モード
            1. 6.10.5.19.1.1 PHY データ トレーニング付き OSPI0/1
            2. 6.10.5.19.1.2 データ トレーニングなし OSPI
              1. 6.10.5.19.1.2.1 OSPI のタイミング要件 – SDR モード
              2. 6.10.5.19.1.2.2 OSPI のスイッチング特性 – SDR モード
              3. 6.10.5.19.1.2.3 OSPI のタイミング要件 – DDR モード
              4. 6.10.5.19.1.2.4 OSPI のスイッチング特性 - PHY DDR モード
          2. 6.10.5.19.2 OSPI0/1 タップ モード
            1. 6.10.5.19.2.1 OSPI0 タップ SDR のタイミング
            2. 6.10.5.19.2.2 OSPI0 タップ DDR のタイミング
        20. 6.10.5.20 OLDI
          1. 6.10.5.20.1 OLDI スイッチング特性
        21. 6.10.5.21 PCIE
        22. 6.10.5.22 タイマ
          1. 6.10.5.22.1 タイマのタイミング要件
          2. 6.10.5.22.2 タイマのスイッチング特性
        23. 6.10.5.23 UART
          1. 6.10.5.23.1 UART のタイミング要件
          2. 6.10.5.23.2 UART スイッチング特性
        24. 6.10.5.24 USB
      6. 6.10.6 エミュレーションおよびデバッグ
        1. 6.10.6.1 トレース
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG の電気的データおよびタイミング
            1. 6.10.6.2.1.1 JTAG のタイミング要件
            2. 6.10.6.2.1.2 JTAG のスイッチング特性
  8. 7 アプリケーション、実装、およびレイアウト
    1. 7.1 デバイスの接続およびレイアウトの基礎
      1. 7.1.1 電源のデカップリングおよび バルク コンデンサ
        1. 7.1.1.1 電源供給回路の実装ガイド
      2. 7.1.2 外部発振器
      3. 7.1.3 JTAG および EMU
      4. 7.1.4 リセット
      5. 7.1.5 未使用のピン
      6. 7.1.6 JacintoTM 7 デバイスのハードウェア設計ガイド
    2. 7.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 7.2.1 LPDDR4 基板の設計およびレイアウトのガイドライン
      2. 7.2.2 OSPI および QSPI 基板の設計およびレイアウト ガイドライン
        1. 7.2.2.1 ループバックなしおよび内部パッド ループバック
        2. 7.2.2.2 外部ボードのループバック
        3. 7.2.2.3 DQS (オクタル フラッシュ デバイスでのみ使用可能)
      3. 7.2.3 USB VBUS 設計ガイドライン
      4. 7.2.4 VMON/POK を使用したシステム電源監視の設計ガイドライン
      5. 7.2.5 高速差動信号のルーティング ガイド
      6. 7.2.6 熱ソリューション ガイダンス
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイスの命名規則
      1. 8.1.1 標準パッケージの記号化
      2. 8.1.2 デバイスの命名規則
    2. 8.2 ツールとソフトウェア
    3. 8.3 サポート リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AND|1063
サーマルパッド・メカニカル・データ
発注情報

表 5-114 システム信号の説明
信号名 [1]ピンの種類 [2]説明 [3]AND ピン [4]
AUDIO_EXT_REFCLK0IO選択可能な入力クロック ソースの 1 つとして、または ATL または McASP の出力クロック出力として、 ATL または McASP に配線される外部クロックT30
AUDIO_EXT_REFCLK1IO選択可能な入力クロック ソースの 1 つとして、または ATL または McASP の出力クロック出力として、 ATL または McASP に配線される外部クロックF33
EXTINTnI外部割り込みY29
EXT_REFCLK1Iメイン ドメインへの外部クロック入力。タイマ / WDT モジュールのための選択可能な入力クロック源の 1 つとして、または MAIN_PLL2 (PER1 PLL) への基準クロックとして、タイマ クロック マルチプレクサに配線します。J33
GPMC0_FCLK_MUXOMUX ロジックで選択された GPMC 機能クロック出力K33
OBSCLK1O監視クロック出力は、テストとデバッグのみを目的としています。H32
PMIC_POWER_EN1Oメイン ドメイン電源用のパワー イネーブル出力B16
PMIC_WAKE0OPMIC ウェークアップ (アクティブ Low)T30
PMIC_WAKE1OPMIC ウェークアップ (アクティブ Low)A20
PORzISoC PORz リセット信号D24
RESETSTATzOメイン ドメインのウォーム リセット ステータス出力W32
RESET_REQzIメイン ドメインの外部ウォーム リセット要求入力G20
SOC_SAFETY_ERRORnIOメイン ドメイン ESM からのエラー信号出力Y31
SYNC0_OUTOCPTS タイム スタンプ ジェネレータのビット 0L31
SYNC1_OUTOCPTS タイム スタンプ ジェネレータのビット 1J33
SYNC2_OUTOCPTS タイム スタンプ ジェネレータのビット 2H29
SYNC3_OUTOCPTS タイム スタンプ ジェネレータのビット 3P33
SYSCLKOUT0Oメイン PLL コントローラからの SYSCLK0 出力 (6 分周、テストおよびデバッグ専用)AA32