JAJSQP3D July   2023  – August 2025 TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 内部プルアップおよびプルダウン付きのピン
    5. 5.5 ピン多重化
      1. 5.5.1 GPIO 多重化ピン
      2. 5.5.2 ADC ピン上のデジタル入出力 (AGPIO)
      3. 5.5.3 USB ピン多重化
      4. 5.5.4 高速 SPI ピン多重化
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 システム消費電流 VREG イネーブル
      2. 6.5.2 システム消費電流 VREG ディセーブル - 外部電源
      3. 6.5.3 動作モード テストの説明
      4. 6.5.4 消費電流のグラフ
      5. 6.5.5 消費電流の低減
        1. 6.5.5.1 ペリフェラル ディセーブル時の標準的な電流低減
    6. 6.6  電気的特性
    7. 6.7  ZEJ パッケージの熱抵抗特性
    8. 6.8  PTP パッケージの熱抵抗特性
    9. 6.9  NMR パッケージの熱抵抗特性
    10. 6.10 PZP パッケージの熱抵抗特性
    11. 6.11 熱設計の検討事項
    12. 6.12 システム
      1. 6.12.1  パワー マネージメント モジュール (PMM)
        1. 6.12.1.1 概要
        2. 6.12.1.2 概要
          1. 6.12.1.2.1 電源レール監視
            1. 6.12.1.2.1.1 I/O POR (パワーオン リセット) 監視
            2. 6.12.1.2.1.2 I/O BOR (ブラウンアウト リセット) 監視
            3. 6.12.1.2.1.3 VDD POR (パワーオン・リセット) 監視
          2. 6.12.1.2.2 外部監視回路の使用
          3. 6.12.1.2.3 遅延ブロック
          4. 6.12.1.2.4 内部 DD LDO 電圧レギュレータ (VREG)
          5. 6.12.1.2.5 VREGENZ
        3. 6.12.1.3 外付け部品
          1. 6.12.1.3.1 デカップリング コンデンサ
            1. 6.12.1.3.1.1 VDDIO デカップリング
            2. 6.12.1.3.1.2 VDD デカップリング
        4. 6.12.1.4 電源シーケンス
          1. 6.12.1.4.1 電源ピンの一括接続
          2. 6.12.1.4.2 信号ピンの電源シーケンス
          3. 6.12.1.4.3 電源ピンの電源シーケンス
            1. 6.12.1.4.3.1 外部 VREG/VDD モード シーケンス
            2. 6.12.1.4.3.2 内部 VREG/VDD モード シーケンス
            3. 6.12.1.4.3.3 電源シーケンスの概要と違反の影響
            4. 6.12.1.4.3.4 電源スルーレート
        5. 6.12.1.5 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.12.1.5.1 パワー マネージメント モジュールの動作条件
          2. 6.12.1.5.2 パワー マネージメント モジュールの特性
      2. 6.12.2  リセット タイミング
        1. 6.12.2.1 リセット ソース
        2. 6.12.2.2 リセットの電気的データおよびタイミング
          1. 6.12.2.2.1 リセット XRSn のタイミング要件
          2. 6.12.2.2.2 リセット XRSn のスイッチング特性
          3. 6.12.2.2.3 リセットのタイミング図
      3. 6.12.3  クロック仕様
        1. 6.12.3.1 クロック・ソース
        2. 6.12.3.2 クロック周波数、要件、および特性
          1. 6.12.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.12.3.2.1.1 入力クロック周波数
            2. 6.12.3.2.1.2 XTAL 発振器の特性
            3. 6.12.3.2.1.3 外部の水晶振動子ではないクロック ソース使用時の X1 入力レベルの特性
            4. 6.12.3.2.1.4 X1 のタイミング要件
            5. 6.12.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.12.3.2.1.6 APLL の特性
            7. 6.12.3.2.1.7 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
            8. 6.12.3.2.1.8 内部クロック周波数
        3. 6.12.3.3 入力クロック
        4. 6.12.3.4 XTAL 発振器
          1. 6.12.3.4.1 はじめに
          2. 6.12.3.4.2 概要
            1. 6.12.3.4.2.1 電気発振回路
              1. 6.12.3.4.2.1.1 動作モード
                1. 6.12.3.4.2.1.1.1 水晶動作モード
                2. 6.12.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.12.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.12.3.4.2.2 水晶振動子
            3. 6.12.3.4.2.3 GPIO 動作モード
          3. 6.12.3.4.3 機能動作
            1. 6.12.3.4.3.1 ESR – 等価直列抵抗
            2. 6.12.3.4.3.2 Rneg – 負性抵抗
            3. 6.12.3.4.3.3 起動時間
            4. 6.12.3.4.3.4 DL – 励振レベル
          4. 6.12.3.4.4 水晶振動子の選択方法
          5. 6.12.3.4.5 テスト
          6. 6.12.3.4.6 一般的な問題とデバッグのヒント
          7. 6.12.3.4.7 水晶発振回路の仕様
            1. 6.12.3.4.7.1 水晶振動子の等価直列抵抗 (ESR) 要件
            2. 6.12.3.4.7.2 水晶発振器のパラメータ
            3. 6.12.3.4.7.3 水晶発振器の電気的特性
        5. 6.12.3.5 内部発振器
          1. 6.12.3.5.1 INTOSC 特性
      4. 6.12.4  フラッシュ パラメータ
        1. 6.12.4.1 フラッシュ パラメータ 
      5. 6.12.5  RAM の仕様
      6. 6.12.6  ROM の仕様
      7. 6.12.7  エミュレーション / JTAG
        1. 6.12.7.1 JTAG の電気的データおよびタイミング
          1. 6.12.7.1.1 JTAG のタイミング要件
          2. 6.12.7.1.2 JTAG スイッチング特性
          3. 6.12.7.1.3 JTAG のタイミング図
        2. 6.12.7.2 cJTAG の電気的データおよびタイミング
          1. 6.12.7.2.1 cJTAG のタイミング要件
          2. 6.12.7.2.2 cJTAG のスイッチング特性
          3. 6.12.7.2.3 cJTAG のタイミング図
      8. 6.12.8  GPIO の電気的データおよびタイミング
        1. 6.12.8.1 GPIO - 出力タイミング
          1. 6.12.8.1.1 汎用出力のスイッチング特性
          2. 6.12.8.1.2 汎用出力のタイミング図
        2. 6.12.8.2 GPIO - 入力タイミング
          1. 6.12.8.2.1 汎用入力のタイミング要件
          2. 6.12.8.2.2 サンプリング・モード
        3. 6.12.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.12.9  割り込み
        1. 6.12.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.12.9.1.1 外部割り込みのタイミング要件
          2. 6.12.9.1.2 外部割り込みのスイッチング特性
          3. 6.12.9.1.3 外部割り込みのタイミング
      10. 6.12.10 低消費電力モード
        1. 6.12.10.1 クロック ゲーティング低消費電力モード
        2. 6.12.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.12.10.2.1 アイドル モードのタイミング要件
          2. 6.12.10.2.2 アイドル モードのスイッチング特性
          3. 6.12.10.2.3 IDLE 開始および終了タイミング図
          4. 6.12.10.2.4 スタンバイ モードのタイミング要件
          5. 6.12.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.12.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.12.10.2.7 ホールト モードのタイミング要件
          8. 6.12.10.2.8 ホールト モードのスイッチング特性
          9. 6.12.10.2.9 HALT 開始および終了タイミング図
      11. 6.12.11 外部メモリ インターフェイス (EMIF)
        1. 6.12.11.1 非同期メモリのサポート
        2. 6.12.11.2 同期 DRAM のサポート
        3. 6.12.11.3 EMIF の電気的データおよびタイミング
          1. 6.12.11.3.1 EMIF 同期メモリのタイミング要件
          2. 6.12.11.3.2 EMIF 同期メモリのスイッチング特性
          3. 6.12.11.3.3 EMIF 同期メモリのタイミング図
          4. 6.12.11.3.4 EMIF 非同期メモリのタイミング要件
          5. 6.12.11.3.5 EMIF 非同期メモリのスイッチング特性
          6. 6.12.11.3.6 EMIF 非同期メモリのタイミング図
    13. 6.13 C28x アナログ ペリフェラル
      1. 6.13.1 アナログ サブシステム
        1. 6.13.1.1 特長
        2. 6.13.1.2 ブロック図
      2. 6.13.2 A/D コンバータ (ADC)
        1. 6.13.2.1 ADC の構成可能性
          1. 6.13.2.1.1 信号モード
        2. 6.13.2.2 ADC の電気的データおよびタイミング
          1. 6.13.2.2.1  ADC の動作条件 12 ビット シングルエンド
          2. 6.13.2.2.2  ADC の動作条件 12 ビット差動
          3. 6.13.2.2.3  ADC の動作条件 16 ビット シングルエンド
          4. 6.13.2.2.4  ADC の動作条件 16 ビット差動
          5. 6.13.2.2.5  ADC 特性 12 ビット シングルエンド
          6. 6.13.2.2.6  ADC 特性 12 ビット差動
          7. 6.13.2.2.7  ADC 特性 16 ビット シングルエンド
          8. 6.13.2.2.8  ADC 特性 16 ビット差動
          9. 6.13.2.2.9  ‌ADC の INL と DNL
          10. 6.13.2.2.10 ピンごとの ADC 性能
          11. 6.13.2.2.11 ADC 入力モデル
          12. 6.13.2.2.12 ADC のタイミング図
      3. 6.13.3 温度センサ
        1. 6.13.3.1 温度センサの電気的データおよびタイミング
          1. 6.13.3.1.1 温度センサの特性
      4. 6.13.4 コンパレータ サブシステム (CMPSS)
        1. 6.13.4.1 CMPSS 接続図
        2. 6.13.4.2 ブロック図
        3. 6.13.4.3 CMPSS の電気的データおよびタイミング
          1. 6.13.4.3.1 コンパレータ電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.13.4.3.2 CMPSS DAC の静的電気特性
          4. 6.13.4.3.3 CMPSS の説明用グラフ
          5. 6.13.4.3.4 CMPSS DAC の動的誤差
      5. 6.13.5 バッファ付き D/A コンバータ (DAC)
        1. 6.13.5.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.13.5.1.1 バッファ付き DAC の動作条件
          2. 6.13.5.1.2 バッファ付き DAC の電気的特性
    14. 6.14 C28x コントロール ペリフェラル
      1. 6.14.1 拡張キャプチャ (eCAP)
        1. 6.14.1.1 eCAP のブロック図
        2. 6.14.1.2 eCAP の同期
        3. 6.14.1.3 eCAP の電気的データおよびタイミング
          1. 6.14.1.3.1 eCAP のタイミング要件
          2. 6.14.1.3.2 eCAP のスイッチング特性
      2. 6.14.2 高分解能キャプチャ (HRCAP)
        1. 6.14.2.1 eCAP と HRCAP のブロック図
        2. 6.14.2.2 HRCAP の電気的データおよびタイミング
          1. 6.14.2.2.1 HRCAP スイッチング特性
          2. 6.14.2.2.2 HRCAP の図とグラフ
      3. 6.14.3 拡張パルス幅変調器 (ePWM)
        1. 6.14.3.1 制御ペリフェラルの同期
        2. 6.14.3.2 ePWM の電気的データおよびタイミング
          1. 6.14.3.2.1 ePWM のタイミング要件
          2. 6.14.3.2.2 ePWM のスイッチング特性
          3. 6.14.3.2.3 トリップ ゾーン入力のタイミング
            1. 6.14.3.2.3.1 トリップ ゾーン入力のタイミング要件
            2. 6.14.3.2.3.2 PWM ハイ インピーダンス特性のタイミング図
      4. 6.14.4 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.14.4.1 外部 ADC 変換開始のスイッチング特性
        2. 6.14.4.2 ADCSOCAO または ADCSOCBO のタイミング図
      5. 6.14.5 高分解能パルス幅変調器 (HRPWM)
        1. 6.14.5.1 HRPWM の電気的データおよびタイミング
          1. 6.14.5.1.1 高分解能 PWM の特性
      6. 6.14.6 拡張直交エンコーダ パルス (eQEP)
        1. 6.14.6.1 eQEP の電気的データおよびタイミング
          1. 6.14.6.1.1 eQEP のタイミング要件
          2. 6.14.6.1.2 eQEP のスイッチング特性
      7. 6.14.7 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.14.7.1 SDFM の電気的データおよびタイミング
          1. 6.14.7.1.1 SDFM の電気的データおよびタイミング (同期 GPIO)
            1. 6.14.7.1.1.1 同期 GPIO (SYNC) オプション使用時の SDFM のタイミング要件
          2. 6.14.7.1.2 SDFM の電気的データおよびタイミング (ASYNC を使用)
            1. 6.14.7.1.2.1 PLL への非同期 GPIO および SDFM 同期オプション使用時の SDFM のタイミング要件
          3. 6.14.7.1.3 SDFM タイミング図
    15. 6.15 C28x 通信ペリフェラル
      1. 6.15.1  CAN (Controller Area Network)
      2. 6.15.2  モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      3. 6.15.3  高速シリアル インターフェイス (FSI)
        1. 6.15.3.1 FSI トランスミッタ
          1. 6.15.3.1.1 FSITX の電気的データおよびタイミング
            1. 6.15.3.1.1.1 FSITX スイッチング特性
            2. 6.15.3.1.1.2 FSITX タイミング
        2. 6.15.3.2 FSI レシーバ
          1. 6.15.3.2.1 FSIRX の電気的データおよびタイミング
            1. 6.15.3.2.1.1 FSIRX のタイミング要件
            2. 6.15.3.2.1.2 FSIRX スイッチング特性
            3. 6.15.3.2.1.3 FSIRX タイミング
        3. 6.15.3.3 FSI SPI 互換モード
          1. 6.15.3.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 6.15.3.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 6.15.3.3.1.2 FSITX SPI 信号モードのタイミング
      4. 6.15.4  I2C (Inter-Integrated Circuit)
        1. 6.15.4.1 I2C の電気的データおよびタイミング
          1. 6.15.4.1.1 I2C のタイミング要件
          2. 6.15.4.1.2 I2C のスイッチング特性
          3. 6.15.4.1.3 I2C のタイミング図
      5. 6.15.5  PMBus (Power Management Bus) インターフェイス
        1. 6.15.5.1 PMBus の電気的データおよびタイミング
          1. 6.15.5.1.1 PMBus の電気的特性
          2. 6.15.5.1.2 PMBus ファスト モードのスイッチング特性
          3. 6.15.5.1.3 PMBus スタンダード モードのスイッチング特性
      6. 6.15.6  シリアル通信インターフェイス (SCI)
      7. 6.15.7  シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.15.7.1 SPI コントローラ モードのタイミング
          1. 6.15.7.1.1 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          2. 6.15.7.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          3. 6.15.7.1.3 SPI コントローラ モードのタイミング要件
          4. 6.15.7.1.4 SPI コントローラ・モードのタイミング図
        2. 6.15.7.2 SPI ペリフェラル モードのタイミング
          1. 6.15.7.2.1 SPI ペリフェラル モードのスイッチング特性
          2. 6.15.7.2.2 SPI ペリフェラル モードのタイミング要件
          3. 6.15.7.2.3 SPI ペリフェラル・モードのタイミング図
      8. 6.15.8  LIN (Local Interconnect Network)
      9. 6.15.9  EtherCAT SubordinateDevice コントローラ (ESC)
        1. 6.15.9.1 ESC の機能
        2. 6.15.9.2 ESC サブシステムの統合機能
        3. 6.15.9.3 EtherCAT IP のブロック図
        4. 6.15.9.4 EtherCAT の電気的データおよびタイミング
          1. 6.15.9.4.1 EtherCAT のタイミング要件
          2. 6.15.9.4.2 EtherCAT のスイッチング特性
          3. 6.15.9.4.3 EtherCAT のタイミング図
      10. 6.15.10 ユニバーサル シリアル バス (USB)
        1. 6.15.10.1 USB の電気的データおよびタイミング
          1. 6.15.10.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 6.15.10.1.2 USB 出力ポート DP および DM スイッチング特性
      11. 6.15.11 UART (Universal Asynchronous Receiver-Transmitter)
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 メモリ
      1. 7.3.1 C28x メモリ マップ
      2. 7.3.2 制御補償器アクセラレータ (CLA) メモリ マップ
      3. 7.3.3 フラッシュ メモリ マップ
        1. 7.3.3.1 フラッシュ セクタのアドレス
      4. 7.3.4 EMIF チップ セレクト メモリ マップ
      5. 7.3.5 ペリフェラル・レジスタのメモリ・マップ
      6. 7.3.6 メモリ タイプ
        1. 7.3.6.1 専用 RAM (Mx および Dx RAM)
        2. 7.3.6.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.6.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.6.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 7.3.6.5 CLA メッセージ RAM (CLA MSGRAM)
        6. 7.3.6.6 CLA-DMA メッセージ RAM (CLA-DMA MSGRAM)
    4. 7.4 識別
    5. 7.5 バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6 ブート ROM
      1. 7.6.1 デバイス ブート
      2. 7.6.2 デバイス ブート モード
      3. 7.6.3 デバイス ブートの構成
      4. 7.6.4 GPIO の割り当て
    7. 7.7 セキュリティ
      1. 7.7.1 チップの境界の保護
        1. 7.7.1.1 JTAGLOCK
        2. 7.7.1.2 ゼロピン ブート
      2. 7.7.2 デュアル ゾーン セキュリティ
      3. 7.7.3 免責事項
    8. 7.8 AES (Advanced Encryption Standard) アクセラレータ
    9. 7.9 C28x (CPU1/CPU2) サブシステム
      1. 7.9.1  C28x プロセッサ
        1. 7.9.1.1 浮動小数点演算ユニット (FPU)
        2. 7.9.1.2 高速整数除算ユニット
        3. 7.9.1.3 三角関数演算ユニット (TMU)
        4. 7.9.1.4 VCRC ユニット
        5. 7.9.1.5 ロックステップ比較モジュール (LCM)
      2. 7.9.2  制御補償器アクセラレータ (CLA)
      3. 7.9.3  組み込みのリアルタイム解析および診断 (ERAD)
      4. 7.9.4  バックグラウンド CRC-32 (BGCRC)
      5. 7.9.5  ダイレクト メモリ アクセス (DMA)
      6. 7.9.6  プロセッサ間通信 (IPC) モジュール
      7. 7.9.7  C28x タイマ
      8. 7.9.8  デュアル・クロック・コンパレータ (DCC)
        1. 7.9.8.1 特長
        2. 7.9.8.2 DCCx クロック ソース入力のマッピング
      9. 7.9.9  ウォッチドッグ タイマ付きノンマスカブル割り込み (NMIWD)
      10. 7.9.10 ウォッチドッグ
      11. 7.9.11 構成可能ロジック ブロック (CLB)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 アプリケーションと実装
    2. 8.2 デバイスの主な特長
    3. 8.3 アプリケーション情報
      1. 8.3.1 代表的なアプリケーション
        1. 8.3.1.1 サーボ ドライブ制御モジュール
          1. 8.3.1.1.1 システム ブロック図
          2. 8.3.1.1.2 サーボ ドライブ制御モジュールのリソース
        2. 8.3.1.2 ソーラー・マイクロ・インバータ
          1. 8.3.1.2.1 システム・ブロック図
          2. 8.3.1.2.2 ソーラー マイクロ インバータのリソース
        3. 8.3.1.3 EV 充電ステーション向けパワー・モジュール
          1. 8.3.1.3.1 システム ブロック図
          2. 8.3.1.3.2 EV 充電ステーション向けパワー モジュール資料
        4. 8.3.1.4 オンボード充電器 (OBC)
          1. 8.3.1.4.1 システム ブロック図
          2. 8.3.1.4.2 OBC のリソース
        5. 8.3.1.5 高電圧トラクション インバータ
          1. 8.3.1.5.1 システム ブロック図
          2. 8.3.1.5.2 高電圧トラクション インバータのリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 入門と次のステップ
    2. 9.2 デバイスの命名規則
    3. 9.3 マーキング
    4. 9.4 ツールとソフトウェア
    5. 9.5 ドキュメントのサポート
    6. 9.6 サポート・リソース
    7. 9.7 商標
    8. 9.8 静電気放電に関する注意事項
    9. 9.9 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PZP|100
サーマルパッド・メカニカル・データ
発注情報

8.2 デバイスの主な特長

表 8-1 デバイスの主な特長
モジュール 機能 システムの利点
C28x プロセッシング
リアルタイム制御 CPU

最大 600 の MIPS

2 つの C28x コア：400MIPS (2 x 200MIPS)

1 つの CLA コア：200MIPS

フラッシュ：最大 1.28MB (C28x CPU 間で共有)

RAM：最大 248 KB

64 ビット浮動小数点ユニット (FPU64)

三角関数演算ユニット (TMU)

CRC エンジンおよび命令 (VCRC)

高速整数除算ユニット (FINTDIV)

テキサス・インスツルメンツの 2 つの 32 ビット C28x DSP コアは、オンチップ フラッシュまたは SRAM から実行される浮動小数点または固定小数点コードに対して 400MHz の信号処理能力があります。

オンチップ・フラッシュまたは SRAM から実行される浮動小数点または固定小数点コードに対して 400 MHz の信号処理能力があります。

CLA：ユーザーは、メイン CPU と同時にタイムクリティカルな制御ループを実行可能

FPU64：IEEE 754 倍精度浮動小数点演算のネイティブ ハードウェア サポート

TMU：制御アプリケーション向けに最適化された迅速な計算 (たとえば PLL や DQ 変換) のために、三角関数と算術演算の実行を高速化するために使用されるアクセラレータ。制御ループの高速化を実現し、効率の向上と部品サイズの小型化に貢献します。

非線形 PID 制御アルゴリズムをサポートするための特別な命令

VCRC：大規模なデータ ブロック、通信パケット、またはコード セクションでデータの整合性を検証するための明快な方法を提供します。

FINTDIV：制御アルゴリズムで使用されるユークリッド除算やモジュラス除算などの線形除算演算をサポート

「C2000™ 制御 MCU の最適化されたシグナル チェーンを紹介するリアルタイム ベンチマーク」を参照してください。
センシング
A/D コンバータ (ADC) (12 ビットまたは 16 ビットに構成可能)

3 つの ADC モジュール

16 ビット モード：(1.1MSPS)

シングルエンド モード：最大 40 チャネル

差動モード：最大 19 チャネル

12 ビット モード： (3.8 MSPS)

シングルエンド モード：最大 40 チャネル

差動モード：最大 19 チャネル

ADC は 3 相すべての電流と DC バスをジッタ 0 で高精度かつ同時にサンプリング。

ADC 後処理 - オンチップ ハードウェアにより、ADC の ISR (割り込みサービス ルーチン) の複雑さを緩和し、電流ループのサイクルを短縮。

マルチフェーズ アプリケーションでは、多くの ADC が役に立ちます。より効果的な MSPS (オーバーサンプリング) と標準的な ENOB を提供し、制御ループの性能を向上します。
コンパレータ・サブシステム (CMPSS) CMPSS

11 個のウィンドウ付きコンパレータ、12 ビット D/A コンバータ (DAC) 付き

2 つの 12 ビット DAC 出力 (バッファ付き)

検出からトリップまでの時間は 60ns

DAC ランプ生成

外部ピンの低 DAC 出力

デジタル フィルタ

スロープ補償

誤検出によるアラームを防止するシステム保護機能：

コンパレータ サブシステム (CMPSS) モジュールは、ピーク電流モード制御、スイッチング電源、力率改善、電圧トリップ監視などのアプリケーションに役立ちます。

アナログ コンパレータ サブシステムに搭載されているブランキング ウィンドウとフィルタリング機能により、PWM トリップのトリガと不要なノイズの除去が簡単になります。

制御精度の向上を実現します。コンパレータと 12 ビット DAC (CMPSS) を使用して PWM を制御するために、CPU をさらに構成する必要はありません。

同じピンを使用して保護と制御を実現します。
シグマ デルタ フィルタ モジュール (SDFM)

最大 16 つの独立して構成可能なデジタル コンパレータ フィルタ チャネル

最大 16 つの独立して構成可能なデジタル データ フィルタ チャネル

強化デルタ シグマ変調器によるガルバニック絶縁を可能にします。

SDFM は外部デルタ シグマ変調器 ADC とのインターフェイスであり、絶縁を必要とする信号に最適です。

コンパレータ フィルタは過電流と過小電流の保護をサポートしますが、CPU の介入なしで PWM をトリップします

デジタル データ フィルタは、より高い ENOB を提供し、制御ループの性能を向上します
拡張直交エンコーダ パルス (eQEP) 6 つの eQEP モジュール リニアまたはロータリ インクリメンタル エンコーダとの直接インターフェイスに使って、高性能動作および位置制御システムに使用される回転機械から位置、方向、速度などの情報を入手できます。また、外部デバイス (センサなど) からの入力パルスをカウントする、その他のアプリケーションでも使用できます。
拡張キャプチャ (eCAP)

6 つの eCAP モジュール

イベント間の経過時間を測定します (最大 4 つのタイムスタンプ付きイベント)。

入力クロスバー経由で任意の GPIO に接続します。

キャプチャ モードで使用しない場合、eCAP モジュールを単一チャネル PWM 出力 (APWM) として構成可能。

eCAP の用途は以下のとおりです。

回転機械の速度測定 (たとえば、歯付きスプロケットをホール センサで検知)

位置センサ パルス間の経過時間測定

パルス列信号の周期およびデューティ サイクル測定

デューティ サイクル符号化電流 / 電圧センサから得られた電流または電圧振幅の復号
アクチュエーション
拡張パルス幅変調 (ePWM) / 高分解能パルス幅変調 (HRPWM)

最大 36 個の ePWM チャネル

デッドバンド付きのハイサイド / ローサイド PWM を生成する能力

バレー スイッチング (バレー ポイントで PWM 出力を切り替える機能) とブランキング ウィンドウなどの機能をサポート

最高のパワー トポロジに対応する、フレキシブルな PWM 波形生成。

シャドウ デッド バンド自体およびシャドウ アクション検証機能により、適応型 PWM の生成と保護が可能になり、制御精度の向上と電力損失の低減を実現できます。

力率補正 (PFC) アプリケーションに特に関係の深い、力率 (PF) と全高調波歪 (THD) の改善を可能にします。軽負荷時の効率向上。

HRPWM 機能：

36 のチャネルすべてが高分解能 (150ps) を実現

デューティ サイクル、周期、デッドバンド、位相オフセットに対して 150ps のステップを備えており、99% の精度向上を実現します

高精度の制御に役立ち、高い周波数での電力変換の性能向上を実現します。

よりクリーンな波形を実現し、出力の発振 / リミット サイクルを回避します。

ワンショット リロードおよびグローバル リロード機能

可変周波数およびマルチフェーズの DC-DC アプリケーションに不可欠であり、高い周波数の制御ループ (2MHz 超) の達成に役立ちます。

高い周波数でのインターリーブ LLC トポロジの制御を可能にします

サイクルごと (CBC) のトリップ イベントおよびワンショット トリップ (OST) のトリップ イベントに対して独立した PWM 動作

 フォルト状態時に、サイクルごとの保護と完全な PWM シャットオフを実現します。マルチフェーズ PFC または DC-DC 制御の実装に役立ちます。
SYNC でのロード (SYNC イベントでのシャドウからアクティブへのロードをサポート) 可変周波数アプリケーションを実現 (電力変換で LLC 制御が可能)。
ソフトウェアの介在なし (ISR：割り込みサービス ルーチンの待ち時間なし) で PWM をシャットダウン可能 障害発生時の高速な保護
遅延トリップ機能 ピーク電流モード制御 (PCMC) 位相シフト フル ブリッジ (PSFB) DC-DC によるデッドバンドの実装を容易にし、(コンパレータ、トリップ、または SYNC 入力によるトリガ イベントでも) 多くの CPU リソースを占有しません。
デッド バンド ジェネレータ (DB) サブモジュール プログラマブル遅延を立ち上がり (RED) および立ち下がり (FED) PWM 信号エッジに追加することで、ハイサイドおよびローサイド ゲートの同時オン状態を防止します。
フレキシブルな PWM 位相の関係とタイマの同期 各 ePWM モジュールは、他の ePWM モジュールや他のペリフェラルと同期させることができます。PWM エッジと特定のイベントとが完全同期するよう維持します。

パワー デバイスのスイッチングと同期して、特定のサンプリング ウィンドウを使用するフレキシブルな ADC スケジューリングをサポートします。
ダイオード エミュレーション ダイオード エミュレーション ロジックは、ノイズの多い環境における堅牢なダイオード モード検出と制御を実装するためのハードウェア機能と他の IP への必要なフックを提供します。
コネクティビティ
シリアル・ペリフェラル・インターフェイス (SPI) 4 つの高速 SPI ポート 50 MHz をサポート
シリアル通信インターフェイス (SCI) 2 つの SCI (UART) モジュール コントローラとのインターフェイス
コントローラ エリア ネットワーク (CAN/DCAN) 1 つの DCAN モジュール Classic CAN モジュールとの互換性を提供
コントローラ エリア ネットワーク (FD/MCAN) 2 つの MCAN モジュール MCAN は、従来型の CAN と CAN FD の両方のプロトコルをサポートしています
I2C (Inter-Integrated Circuit) 2 つの I2C モジュール 外部 EEPROM、センサ、またはコントローラとのインターフェイス
ASRAM および SDRAM をサポートする 2 つの外部メモリ インターフェイス (EMIF) 1 つの EMIF モジュール 外部 ASRAM および SDRAM とのインターフェイス
他のシステムの特長
構成可能ロジック ブロック (CLB)

ソフトウェアを使用して相互接続することでカスタム デジタル ロジック機能を実装できる、構成可能なブロックのコレクション

ユーザー カスタマイズされた PWM 保護機能、複雑なアルゴリズム / ステート マシンをオフロードするためのカスタム ロジック、カスタム ペリフェラル、サーボ ドライブで使用するアブソリュート エンコーダの実装に使用されます

マルチレベル インバータ / PFC またはマルチレベル DC-DC の保護にも使用されます

ETPWM、ECAP、QEP、GPIO などの既存の IP を中心にロジックを構築する機能を提供します。

PWM 安全モジュール、エンコーダ エンジンなどの独自の IP を開発できます。
セキュリティ エンハンサ

デュアル ゾーン コード セキュリティ モジュール (DCSM)

セキュア ブート

JTAGLOCK

バックグラウンド CRC (BGCRC)

汎用 CRC (GCRC)

ウォッチドッグ

レジスタへの書き込み保護

クロック消失検出ロジック (MCD)

誤り訂正符号 (ECC) およびパリティ

DCSM：社外秘コードの複製やリバース エンジニアリングを防止します

セキュア ブート：AES128 CMAC アルゴリズムを使用して、デバイス上で実行されるコードが本物であることを保証

JTAGLOCK：デバイスのエミュレーションをブロックする機能

AES アクセラレーション：ハードウェア アクセラレータは、CPU の帯域幅を解放しながら暗号メッセージ処理のサイクル時間を大幅に改善します

BGCRC：CPU のオーバーヘッドやシステム性能に影響を与えることなく、メモリの整合性をチェックします

GCRC：構成可能なメモリ ブロックで CRC 値を計算するための指定されたコネクティビティ マネージャ モジュール

ウォッチドッグ：CPU が無限ループに陥った場合にリセットを生成

レジスタへの書き込み保護：

システム構成レジスタのロック保護

不要な CPU 書き込みに対する保護

MCD：クロック故障の自動検出

ECC およびパリティ：シングル ビットの誤り訂正とダブル ビットの誤り検出
クロスバー (XBAR)

さまざまな構成でデバイスの入力、出力、内部リソースを接続できるフレキシビリティを実現します。

• 入力クロスバー

• 出力クロスバー

• ePWM クロスバー

• CLB 入力クロスバー

• CLB 出力クロスバー

• CLB クロスバー

ハードウェア設計の汎用性を向上：

入力クロスバー：任意の GPIO からチップ内の複数の IP ブロックに信号を接続

出力クロスバー：内部信号を指定された GPIO ピンに接続

ePWM クロスバー：内部信号をさまざまな IP ブロックから ePWM に接続

CLB 入力クロスバー：信号を任意の GPIO から構成可能ロジック ブロック (CLB) に直接ルーティング可能

CLB 出力クロスバー：信号を CLB タイルから指定された GPIO ピンに送信可能

CLB クロスバー：ユーザーがさまざまな IP ブロックから CLB に信号を接続できるようにします
ダイレクト メモリ アクセス (DMA) コントローラ 2 つの 6 チャネルの DMA (Direct Memory Access) コントローラ ダイレクト メモリ アクセス (DMA) モジュールは、CPU を介さずにペリフェラルやメモリ間でデータを転送するためのハードウェア方式を提供し、それによって CPU の帯域幅を他のシステム機能のために解放します。
USB システムのデータ ロギングや、オンチップ フラッシュの更新のために USB からブートする場合に便利です