JAJSOW7G September   1994  – July 2022 UC1842A , UC1843A , UC1844A , UC1845A , UC2842A , UC2843A , UC2844A , UC2845A , UC3842A , UC3843A , UC3844A , UC3845A

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成および機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 標準的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 パルス単位の電流制限
      2. 7.3.2 電流検出回路
      3. 7.3.3 エラー・アンプの構成
      4. 7.3.4 低電圧誤動作防止
      5. 7.3.5 発振器
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 低電圧誤動作防止 (UVLO) のスタートアップ
      3. 7.4.3 UVLO ターンオフ・モード
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 WEBENCH® ツールによるカスタム設計
        2. 8.2.2.2 UC2842A の設計手順
      3. 8.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
  10. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 開発サポート
        1. 11.1.1.1 WEBENCH® ツールによるカスタム設計
      2. 11.1.2 デバイス命名規則
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 関連リンク
    4. 11.4 Receiving Notification of Documentation Updates
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 Electrostatic Discharge Caution
    8. 11.8 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5 ピン構成および機能

図 5-1 CDIP、PDIP、SOIC パッケージ、8 ピン JG、P、D (上面図)
図 5-3 SOIC パッケージ、14 ピン D (上面図)
図 5-2 LCCC および PLCC パッケージ、20 ピン FK および FN (上面図)
図 5-4 SOIC パッケージ、16 ピン DW (上面図)
表 5-1 ピン機能
ピン I/O 説明
名称 番号
CDIP (8)、PDIP (8)、SOIC (8) LCCC (20)、PLCC (20) SOIC (14) SOIC (16)
COMP 1 2 1 3 O 低インピーダンスの 1MHz 内部エラー・アンプを出力します。この出力は、ピーク電流制限または PWM コンパレータへの入力でもあり、開ループ・ゲイン (AVOL) は 80dB です。このピンは最大 6mA をシンクでき、内部的に電流が制限されていません。
FB 2 5 3 4 I エラー・アンプへの入力で、パワー・コンバータの電圧帰還ループを制御して安定性を確保するために使用できます。
GND 5 13 9 11 — コントローラの信号グランド。
ISENSE 3 7 5 5 I UVx84xA コントローラのピーク電流制限、PWM コンパレータへの入力。電流検出抵抗と組み合わせて使用する場合、エラー・アンプの出力電圧によって、電源システムのサイクル単位のピーク電流制限が制御されます。最大ピーク電流検出信号は、内部で 1V にクランプされます。Topic Link Label7.2 を参照してください。
出力 6 15 10 12 O 1A トーテムポール・ゲート・ドライバの出力。このピンは、最大 1A のゲート・ドライバ電流をシンクおよびソースできます。ゲート・ドライバ電流を制限するには、ゲート・ドライバ抵抗を使用する必要があります。
PGND — 12 8 10 — 電源グランドとゲート・ドライバのリターン。このピンを搭載したデバイスでは、スター・グランド手法を使用して、ゲート・ドライバの電流を信号グランド・ピン (GND) から別の方向に転送できます。この手法により、ゲート・ドライバのリターン電流に起因する PWM コントローラの不安定性を低減できます。
RT/CT 4 10 7 6 I 外部タイミング抵抗 (RT) とタイミング・コンデンサ (CT) を使用してプログラムされる。内部発振器への入力。これらのタイミング部品の適切な選択については、Topic Link Label7.3.5 を参照してください。470pF～4.7nF の容量値を使用することをお勧めします。また、タイミング抵抗には 5kΩ～100kΩ の値を選択することをお勧めします。
VC — 17 11 — I ゲート・ドライバへのバイアス入力。このピンがない PWM コントローラの場合、ゲート・ドライバは VCC ピンからバイアスされます。このピンには、設計で使用するメイン・スイッチング FET のゲート容量の 10 倍より大きいバイアス・コンデンサが必要です。
VCC 7 18 12 13、14 I ゲート・ドライバへのバイアス入力。このピンには、設計で使用するメイン・スイッチング FET のゲート容量の 10 倍より大きいバイアス・コンデンサが必要です。
VREF 8 20 14 15 O PWM コントローラのリファレンス電圧出力。このピンで供給する電力は、通常動作時に 10mA を超えないようにする必要があります。この出力は、約 100mA で短絡保護されています。このリファレンスは内部コンパレータにも使用され、1μF の高周波バイパス・コンデンサが必要です。VCC コンデンサも、VREF ピンのコンデンサの 10 倍以上にする必要があります。
NC — 1、3、4、6、8、9、11、14、16、19 2、4、6、13 1、2、7、8、9、16 — 内部接続なし。