JADU076 March 2026
入力容量をスイッチング回路の近くに配置することで、高 di/dt ループを最適化します。図 4-2 に、概略回路図とリファレンス デザインのレイアウトを用いて、リファレンス デザインの主要な電流ループを示します。
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図 4-2 高 di/dt のループ回路図とレイアウト
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この回路では、S1 は MOSFET、S2 はフライバック ダイオードを表します。電流は、S1 パスと S2 パスの間で交互に発生します。電流はこれらのループが重なる場所では連続的なままですが、重なりのないセクションでは不連続になります。その結果、電流が突然ゼロから全負荷電流に遷移するため、高 di/dt ループが発生します。このループ内の寄生インダクタンスと容量は、遷移中に電圧発振を発生させる共振回路を形成します (図 4-3 を参照)。過剰な発振は絶対最大定格を超える可能性があり、MOSFET またはフライバック ダイオードの損傷を引き起こす可能性があります。
高 di/dt ループ長を短くすると、寄生素子によって蓄積および解放されるエネルギーが最小限に抑えられ (WL = 0.5 × LI2)、電圧オーバーシュートが低減されます (VL = L × diL/dt)。さらに、このループ内の電流が時変 H 磁界を形成します。この磁界により、相互インダクタンスを介して付近の回路に電流が注入され、EMI が増加する可能性があります。高 di/dt ループ長を最小限に抑え、最高の性能を得るため、入力容量を MOSFET のドレインとフライバック ダイオード アノードのできるだけ近くに配置します。
過剰な VSW 発振が持続する場合は、次の方法でダンピングを増やしてください。