1 はじめにおよび試験方法

システムを高周波でクロック駆動する場合や、配線が長くなる場合には、ケーブルや PCB の配線は単なる導線としてではなく、通常は伝送ラインとして扱われます。一般的な目安として、信号の立ち上がり時間の 25％ を超える伝搬遅延が配線やケーブルに生じる場合は、伝送ライン効果を考慮する必要があるとされています。たとえば、一般的な FR-4 素材の PCB では、信号の伝搬遅延はおよそ 150ps/インチ になることがあります。信号の立ち上がり時間が 1ns と仮定すると、およそ1.5 インチを超える配線は伝送ラインのように振る舞い、対策をしなければ信号整合性の問題が発生する可能性があります。

以下のシミュレーション結果は、さまざまな配線方式を用いて、単一の LVCMOS 発振器で複数の負荷を駆動した際の影響を示しています。シミュレーションを行うために、Altium Designer を用いて 4 層のスタックアップを設計し、特性インピーダンスを標準の 50Ω にするために必要な配線幅を算出しました。このスタックアップは、特性インピーダンスが標準の 50Ω となる配線幅が、0201 サイズの受動部品のパッド サイズに近くなるように選定されました。これにより、信号が基板上の抵抗やコンデンサを通過する際の反射が最小限に抑えられます。

このスタックアップを用いて、ドライバから複数の負荷へ配線するさまざまな方法を再現するための一連の PCB レイアウトを設計しました。その後、レイアウト ファイルを IBIS の信号整合性 (SI) シミュレーション用に変換し、ドライバとして 25MHz の TI 製 BAW 発振器を使用しました。

図 1-1 負荷基板シミュレーションで使用されたスタックアップ

複数の負荷へ配線する際には、50Ω のインピーダンス整合を取るためにライン抵抗を配置できます。各配線方式では、1 個、2 個、または 4 個の負荷を駆動しており、合計の負荷容量は 10pF となっています。すべてのテスト構成において、総負荷容量は一定に保たれており、配線トポロジのみが変更される唯一の変数となるようにしました。図 1-2は、LVCMOS 発振器の出力に接続される総容量性負荷が増加すると、立ち上がり時間および立ち下がり時間が長くなり、性能が低下する可能性があることを示しています。この要因は、それぞれ定格負荷容量 2.5pF の 4 つの負荷を駆動する最悪のケースを想定し、10pF の一定負荷を使用することで実験から除外されました。セクション 3には、テストされたさまざまな配線および負荷トポロジに関する、より詳しい説明が含まれています。

図 1-2 LMK6C の立ち上がり/立ち下がり時間 (ps) と温度および負荷容量の関係 (出力周波数 25MHz、電源電圧 3.3V)