JAJSCN3B November   2016  – March 2025 CDCLVP111-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
    1.     ピンの機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 LVECL DC の電気的特性
    6. 5.6 LVPECL DC の電気的特性
    7. 5.7 AC の電気的特性
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ライン カード アプリケーション用ファンアウト バッファ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 LVPECL 出力の終端
          2. 7.2.1.2.2 入力の終端
        3. 7.2.1.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
      1. 7.3.1 電源フィルタリング
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.2.1.1 設計要件

図 7-1 に示す CDCLVP111-SP は、バックプレーンからの 156.25MHz LVPECL クロックまたは 156.25MHz LVCMOS 2.5V のセカンダリ発振器の 2 つの入力から選択できるように設定されています。図に示すように、どちらの信号も希望のデバイスにファンアウトできます。

この構成例では、以下の特性を持つライン カード アプリケーションの 4 つの LVPECL レシーバを駆動します。

  • PHY デバイスに内部 AC カップリングと適切な終端およびバイアスがあります。CDCLVP111-SPを適切に動作させるには、ドライバの近くに86 Ω のエミッタ抵抗を配置する必要があります。
  • ASIC は、 CDCLVP111-SP などの 2.5V LVPECL ドライバと DC 結合することができます。この ASIC には内部終端が備わっているため、追加の部品は必要ありません。
  • FPGA には外部 AC 結合が必要ですが、内部で終端しています。ここでも、86Ω のエミッタ抵抗の近くにCDCLVP111-SP と0.1µF のコンデンサを配置して AC結合を実現しています。CPU も同様に内部終端されており、外部に AC結合コンデンサが必要です。