JAJSFM4B June   2018  – December 2025 LMK05318

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報：4 層 JEDEC 標準 PCB
    5. 5.5 熱に関する情報：10 層カスタム PCB
    6. 5.6 電気的特性
    7. 5.7 タイミング図
  7. 6 パラメータ測定情報
    1. 6.1 出力クロックのテスト構成
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1 ITU-T G.8262 (SyncE) 規格準拠
    2. 7.2 機能ブロック図
      1. 7.2.1 PLL アーキテクチャの概要
      2. 7.2.2 DPLL モード
      3. 7.2.3 APLL のみモード
    3. 7.3 機能説明
      1. 7.3.1  発振器入力 (XO_P/N)
      2. 7.3.2  リファレンス入力 (PRIREF_P/N と SECREF_P/N)
      3. 7.3.3  クロック入力インターフェイスおよび終端
      4. 7.3.4  リファレンス入力マルチプレクサの選択
        1. 7.3.4.1 自動入力選択
        2. 7.3.4.2 手動入力選択
      5. 7.3.5  ヒットレス スイッチング
      6. 7.3.6  リファレンス入力でのギャップド クロックのサポート
      7. 7.3.7  入力クロックおよび PLL 監視、ステータス、割り込み
        1. 7.3.7.1 XO 入力監視
        2. 7.3.7.2 リファレンス入力監視
          1. 7.3.7.2.1 リファレンス検証タイマ
          2. 7.3.7.2.2 振幅モニタ
          3. 7.3.7.2.3 周波数監視
          4. 7.3.7.2.4 ミッシング パルス モニタ (事後検出)
          5. 7.3.7.2.5 ラント パルス モニタ (早期検出)
        3. 7.3.7.3 PLL ロック検出器
        4. 7.3.7.4 調整ワード履歴
        5. 7.3.7.5 ステータス出力
        6. 7.3.7.6 割り込み
      8. 7.3.8  PLL の関係
        1. 7.3.8.1  PLL 周波数の関係
        2. 7.3.8.2  アナログ PLL (APLL1、APLL2)
        3. 7.3.8.3  APLL のリファレンスの経路
          1. 7.3.8.3.1 APLL の XO ダブラ
          2. 7.3.8.3.2 APLL1 の XO リファレンス (R) 分周器
          3. 7.3.8.3.3 APLL2 リファレンス (R) 分周器
        4. 7.3.8.4  APLL の位相周波数検出器 (PFD) とチャージ ポンプ
        5. 7.3.8.5  APLL の帰還分周器の経路
          1. 7.3.8.5.1 SDM を備えた APLL1N デバイダ
          2. 7.3.8.5.2 SDM を備えた APLL2N デバイダ
        6. 7.3.8.6  APLL のループ フィルタ (LF1、LF2)
        7. 7.3.8.7  APLL の電圧制御発振器 (VCO1、VCO2)
          1. 7.3.8.7.1 VCO 較正
        8. 7.3.8.8  APLL の VCO クロック分配の経路 (P1、P2)
        9. 7.3.8.9  DPLL のリファレンス (R) 分周器の経路
        10. 7.3.8.10 DPLL の時間 / デジタル コンバータ (TDC)
        11. 7.3.8.11 DPLL のループ フィルタ (DLF)
        12. 7.3.8.12 DPLL の帰還 (FB) 分周器の経路
      9. 7.3.9  出力クロックの分配
      10. 7.3.10 出力チャネル マルチプレクサ
      11. 7.3.11 出力分周器 (OD)
      12. 7.3.12 クロック出力 (OUTx_P/N)
        1. 7.3.12.1 AC 差動出力 (AC-DIFF)
        2. 7.3.12.2 HCSL 出力
        3. 7.3.12.3 1.8V LVCMOS 出力
        4. 7.3.12.4 LOL 中の出力の自動ミュート
      13. 7.3.13 出力クロックの起動時のグリッチなし
      14. 7.3.14 クロック出力のインターフェイスと終端
      15. 7.3.15 出力同期 (SYNC)
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイスの起動
        1. 7.4.1.1 デバイス パワーオン リセット (POR)
        2. 7.4.1.2 PLL の起動シーケンス
        3. 7.4.1.3 HW_SW_CTRL ピンの機能
        4. 7.4.1.4 EEPROM の使用
      2. 7.4.2 PLL の動作モード
        1. 7.4.2.1 フリーランニング モード
        2. 7.4.2.2 ロックの獲得
        3. 7.4.2.3 ロック モード
        4. 7.4.2.4 ホールドオーバ モード
      3. 7.4.3 デジタル制御発振器 (DCO) モード
        1. 7.4.3.1 DCO の周波数ステップ サイズ
        2. 7.4.3.2 DCO 直接書き込みモード
    5. 7.5 プログラミング
      1. 7.5.1 インターフェイスと制御
      2. 7.5.2 I2C シリアル通信
        1. 7.5.2.1 I2C ブロックのレジスタ転送
      3. 7.5.3 SPI シリアル通信
        1. 7.5.3.1 SPI ブロックのレジスタ転送
      4. 7.5.4 レジスタ マップと EEPROM マップの生成
      5. 7.5.5 レジスタの一般的なプログラミング シーケンス
      6. 7.5.6 EEPROM のプログラミング フロー
        1. 7.5.6.1 方法 1 (レジスタのコミット) を使用した EEPROM のプログラミング
          1. 7.5.6.1.1 レジスタのコミットを使用した SRAM の書き込み
          2. 7.5.6.1.2 EEPROM のプログラミング
        2. 7.5.6.2 方法 2 (直接書き込み) を使用した EEPROM のプログラミング
          1. 7.5.6.2.1 直接書き込みを使用した SRAM の書き込み
          2. 7.5.6.2.2 EEPROM の‌ユーザー プログラマブルなフィールド
      7. 7.5.7 SRAM の読み取り
      8. 7.5.8 EEPROM の読み取り
      9. 7.5.9 EEPROM スタートアップ モードのデフォルト設定
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 デバイスの起動シーケンス
      2. 8.1.2 電源切断 (PDN) ピン
      3. 8.1.3 電源レール シーケンシング、電源ランプ レート、および混在電源ドメイン
        1. 8.1.3.1 電源の混在
        2. 8.1.3.2 パワーオン リセット (POR) 回路
        3. 8.1.3.3 単一電源レールからの電源投入
        4. 8.1.3.4 分割電源レールからの電源投入
        5. 8.1.3.5 非単調または低速の電源投入時上昇
      4. 8.1.4 低速または遅延 XO 起動
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 電源バイパス
      2. 8.4.2 デバイスの電流および消費電力
        1. 8.4.2.1 消費電流の計算
        2. 8.4.2.2 消費電力の計算
        3. 8.4.2.3 例
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
      3. 8.5.3 熱に関する信頼性
        1. 8.5.3.1 PCB 温度は最高 105℃までサポート
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 TICS Pro
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.5 ヒットレス スイッチング

DPLL は、TI 独自の位相キャンセル方式により、ヒットレス スイッチングをサポートします。ヒットレス スイッチングが有効な場合、切り替え対象の 2 つの入力が固定の位相オフセットを持ち、かつ周波数ロックされているときに、位相過渡 (位相ヒット) が出力へ伝播するのを DPLL が防止します。入力が正確に同じ周波数 (0ppm オフセット)を持つ場合、または周波数が整数関連でそれぞれが共通の周波数に整数で分割できる場合、入力は周波数ロックされます。ヒットレス スイッチングが無効な場合、2 つの入力間の位相オフセットに相当する位相ヒットが、DPLL のファストロック帯域幅によって決まる速度で出力に伝播します。ヒットレス スイッチング仕様 (tHITLESS および fHITLESS) は、ワンダのないリファレンス入力に対して有効です。2 つの入力が切り換っても周波数がロックされていない場合、出力は過渡現象が低減され、新しい周波数にスムーズに移行します。