LMK05318
- 超低ジッタ BAW VCO ベースのイーサネット クロック
- 4MHz の 1 次ハイパス フィルタ (HPF) を適用した場合、312.5MHz における標準 RMS ジッタは 32fs
- 4MHz の 1 次 HPF を適用した場合、156.25 MHz における標準 RMS ジッタは 44 fs
- 312.5MHz での RMS ジッタ 50fs (標準値) / 80fs (最大値)
- 156.25MHz での RMS ジッタ 60fs (標準値) / 90fs (最大値)
- 2 つのアナログ位相ロック ループ (APLL) と対になった 1 つの高性能デジタル フェーズロック ループ (DPLL)：
- 1mHz ～ 4kHz の範囲でプログラム可能な DPLL ループ帯域幅
- IEEE 1588PTP クロック ステアリング向けに、1 ステップあたり 1ppt 未満の DCO 調整が可能
- 2 つの差動またはシングルエンド DPLL 入力
- 2MHz ～ 800MHz の入力周波数
- デジタル ホールドオーバーおよびヒットレス スイッチング
- 8 つのプログラム可能な AC-LVPECL、AC-CML、AC-LVDS、HSCL、および 1.8V LVCMOS の出力フォーマットに対応した差動出力。
- 2MHz ～ 800MHz の入力周波数
- PCIe Gen 1～6 準拠
- I2C、3 線式 SPI、または 4 線式 SPI
- 3.3V のコア電源と、1.8V、2.5V、または 3.3V の出力電源
- -40℃～+85℃の動作温度範囲
LMK05318は、イーサネット ベースのネットワーキング アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。
本デバイスは 1 つの DPLL と 2 つの APLL を内蔵しており、プログラマブルなループ帯域幅 (LBW) を用いることで、ヒットレス スイッチングおよびジッタ低減を実現します。また、外付けのループ フィルタ コンデンサは 1 個のみとすることで、柔軟性と使いやすさを最大化しています。
APLL1 は、VCO1 に TI 独自のバルク音響波 (BAW) 技術を用いた超高性能 PLL を備えており、DPLL のリファレンス入力周波数やジッタ特性に依存することなく、12kHz～20MHz の積分帯域で標準 50fs RMS ジッタの 312.5MHz 出力クロックを生成できます。APLL2 は、従来型の LC VCO を備えており、第 2 の周波数ドメインおよび / または同期ドメインのための選択肢を提供します。
内蔵 EEPROM は、起動時のカスタム システム構成に使用できます。内蔵 LDO レギュレータは優れた電源ノイズ除去比 (PSNR) を提供し、電源供給ネットワークのコストと複雑さを低減します。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK05318 イーサネット ベースのネットワーク、BAW VCO を搭載した 1 DPLL、2 APLL、2 入力、8 出力 () のネットワーク同期デバイス | PDF | HTML | PDF | HTML | 2026/05/19 | |
| アプリケーション・ノート | 差動信号およびシングル エンド信号の終端ガイドライン | PDF | HTML | 英語版 | PDF | HTML | 2025/12/19 | |
| 技術記事 | Solving synchronization challenges in Industrial Ethernet | PDF | HTML | 2019/07/19 | |||
| ユーザー・ガイド | LMK05318 Registers (Rev. A) | 2019/07/08 | ||||
| 技術記事 | TI BAW resonator innovation puts time on your side | PDF | HTML | 2019/03/05 | |||
| 技術記事 | Are you ready for BAW? | PDF | HTML | 2019/02/27 | |||
| アプリケーション・ノート | Understanding clocking needs for high-speed 56G PAM-4 serial links (Rev. A) | 2019/02/22 | ||||
| アプリケーション・ノート | Supported synchronization modes for TI network synchronizers (Rev. A) | 2019/02/22 | ||||
| アプリケーション・ノート | ITU-T G.8262 compliance test results for the LMK05318 (Rev. A) | 2019/02/22 | ||||
| ホワイト・ペーパー | TI BAW technology enables ultra-low jitter clocks for high-speed networks | 2019/02/17 | ||||
| アプリケーション・ノート | How to use the LMK05318 as a jitter cleaner | 2019/01/16 |
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS ( テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ ロック ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア
Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。