LMK05318
- デジタル位相ロック・ループ(DPLL)×1
- ヒットレス・スイッチング：±50psの位相過渡応答
- Fastlockによるプログラミング可能なループ帯域幅
- 低コストのTCXO/OCXOを使用する標準準拠の同期およびホールドオーバー
- 業界をリードするジッタ性能を備えたアナログ位相同期ループ(APLL)×2
- 312.5MHzで50fsのRMSジッタ(APLL1)
- 155.52MHzで125fsのRMSジッタ(APLL2)
- 基準クロック入力×2
- 優先度に基づく入力選択
- 基準喪失時のデジタル・ホールドオーバー
- プログラマブル・ドライバによる8つのクロック出力
- 最大6種類の出力周波数
- AC-LVDS、AC-CML、AC-LVPECL、HCSL、および1.8VのLVCMOS出力フォーマット
- 起動時のカスタム・クロック用EEPROM/ROM
- 柔軟な構成オプション
- 入力および出力で1Hz (1PPS)～800MHz
- XO/TCXO/OCXO入力: 10～100MHz
- 0.001ppb/ステップ未満のDCOモードにより高精度のクロック・ステアリングを実現（IEEE 1588 PTPスレーブ）
- 高度なクロック監視およびステータス
- I2CまたはSPIインターフェイス
- PSNR: –83dBc（3.3V電源で50mVppのノイズ）
- 3.3V電源、1.8V、2.5V、または3.3V出力
- 工業用温度範囲: －40℃～＋85℃
LMK05318は高性能のネットワーク・シンクロナイザ・クロックであり、ジッタ・クリーニング、クロック生成、高度なクロック監視、優れたヒットレス・スイッチング性能により、通信インフラおよび産業機器の厳しいタイミング要件を満たすことができます。超低ジッタ・高PSNR (電源ノイズ除去性能)により、高速シリアル・リンクにおけるビット誤り率(BER)を低減します。
TI独自のBAW (Bulk Acoustic Wave) VCOテクノロジにより、XOおよび基準入力のジッタおよび周波数に関係なく、50fsのRMSジッタで出力クロックを生成できます。
DPLLはジッタ/ワンダ減衰用のプログラミング可能なループ帯域幅をサポートし、2つのAPLLはフラクショナル周波数変換をサポートしていることから、柔軟なクロック生成が実現します。DPLLでサポートする同期オプションには、位相キャンセレーションによるヒットレス・スイッチング、デジタル・ホールドオーバー、および0.001ppb未満の周波数ステップ・サイズにより高精度のクロック・ステアリング（IEEE 1588 PTPスレーブ）を実現するDCOモードがあります。DPLLは1PPS (pulse-per-second)の基準入力に位相ロックし、1つの出力でオプションのゼロ遅延モードをサポートできるため、プログラム可能なオフセットによって、決定性の入出力位相アライメントを実現します。高度な基準入力監視ブロックが、強力なクロック異常検出を実行し、基準喪失(LOR)時の出力クロックの乱れを最小限に抑えることができます。
一般的な低周波のTCXO/OCXOを使用して、同期標準に準拠したフリーラン/ホールドオーバー出力周波数安定性を確保できます。あるいは、フリーランまたはホールドオーバー時の周波数安定性やワンダが重視されない場合には、標準のXOを使用できます。I2CまたはSPIインターフェイスによって完全にプログラミング可能であり、内蔵EEPROMまたはROMによる起動時のカスタム周波数設定にも対応しています。EEPROMは出荷時設定済みであり、必要に応じてインシステム・プログラミングも可能です。
技術資料
| 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
|---|---|---|---|---|---|---|
| * | データシート | LMK05318 2つの周波数領域に対応した超低ジッタ・ネットワーク・シンクロナイザ・クロック データシート (Rev. A 翻訳版) | PDF | HTML | 英語版をダウンロード (Rev.A) | PDF | HTML | 2020年 1月 13日 |
| 技術記事 | Solving synchronization challenges in Industrial Ethernet | 2019年 7月 19日 | ||||
| ユーザー・ガイド | LMK05318 Register Map (Rev. A) | 2019年 7月 8日 | ||||
| 技術記事 | TI BAW resonator innovation puts time on your side | 2019年 3月 5日 | ||||
| 技術記事 | Are you ready for BAW? | 2019年 2月 27日 | ||||
| アプリケーション・ノート | Clocking high-speed 56G PAM-4 serial links with LMK05318 (Rev. A) | 2019年 2月 22日 | ||||
| アプリケーション・ノート | ITU-T G.8262 Compliance Test Result for: LMK05318 (Rev. A) | 2019年 2月 22日 | ||||
| アプリケーション・ノート | Supported synchronization modes with LMK05318 (Rev. A) | 2019年 2月 22日 | ||||
| ホワイト・ペーパー | BAW Technology Enables Ultra-Low Jitter Network Synchronizer for Clocking Advanc | 2019年 2月 17日 | ||||
| アプリケーション・ノート | Jitter Cleaning with LMK05318 | 2019年 1月 16日 | ||||
| EVM ユーザー ガイド (英語) | LMK05318EVM User Guide (Rev. A) | 2018年 12月 6日 |
設計および開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページを表示してください。
TICSPRO-SW — TICS (テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェア
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
設計とシミュレーション向けの環境である PSpice for TI (...)
| パッケージ | ピン数 | ダウンロード |
|---|---|---|
| VQFN (RGZ) | 48 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating / リフローピーク温度
- MTBF/FIT 推定値
- 材料 (内容)
- 認定試験結果
- 継続的な信頼性モニタ試験結果
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。