JAJSJB9A July   2020  – July 2025 CDCE6214

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  EEPROM の特性
    6. 5.6  リファレンス入力、シングルエンド特性
    7. 5.7  リファレンス入力、差動特性
    8. 5.8  リファレンス入力、水晶振動子モードの特性
    9. 5.9  汎用入力特性
    10. 5.10 トリプル・レベル入力特性
    11. 5.11 ロジック出力特性
    12. 5.12 フェーズ ロック ループ特性
    13. 5.13 閉ループ出力ジッタの特性
    14. 5.14 入力および出力絶縁
    15. 5.15 バッファ モードの特性
    16. 5.16 PCIe スペクトラム拡散ジェネレータ
    17. 5.17 LVCMOS 出力特性
    18. 5.18 LP-HCSL 出力特性
    19. 5.19 LVDS 出力特性
    20. 5.20 出力同期特性
    21. 5.21 パワーオン リセット特性
    22. 5.22 I2C 互換シリアル インターフェイスの特性
    23. 5.23 タイミング要件、I2C 互換シリアル インターフェイス
    24. 5.24 電源特性
    25. 5.25 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 リファレンス入力
    2. 6.2 出力
    3. 6.3 シリアル・インターフェイス
    4. 6.4 PSNR テスト
    5. 6.5 クロックのインターフェイスと終端
      1. 6.5.1 リファレンス入力
      2. 6.5.2 出力
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 リファレンス ブロック
        1. 7.3.1.1 ゼロ遅延モード、内部パスおよび外部パス
      2. 7.3.2 フェーズ ロック ループ (PLL)
        1. 7.3.2.1 PLL 構成および分周器の設定
        2. 7.3.2.2 拡散スペクトラム クロック処理
        3. 7.3.2.3 デジタル制御発振器と周波数インクリメントまたはデクリメント - シリアル インターフェイス モードと GPIO モード
      3. 7.3.3 クロック ディストリビューション
        1. 7.3.3.1 グリッチレス動作
        2. 7.3.3.2 分周器の同期
        3. 7.3.3.3 グローバルおよび個別の出力イネーブル
      4. 7.3.4 電源とパワー マネージメント
      5. 7.3.5 コントロールピン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 動作モード
        1. 7.4.1.1 フォールバック モード
        2. 7.4.1.2 ピン・モード
        3. 7.4.1.3 シリアル・インターフェイス・モード
    5. 7.5 プログラミング
      1. 7.5.1 I2C シリアル インターフェイス
      2. 7.5.2 EEPROM
        1. 7.5.2.1 EEPROM - 巡回冗長検査
        2. 7.5.2.2 推奨プログラミング手順
        3. 7.5.2.3 EEPROM アクセス
          1. 7.5.2.3.1 レジスタのコミット・フロー
          2. 7.5.2.3.2 ダイレクト・アクセス・フロー
        4. 7.5.2.4 レジスタ ビットから EEPROM へのマッピング
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 パワーアップ・シーケンス
      2. 8.3.2 デカップリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 開発サポート
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.1.1 ゼロ遅延モード、内部パスおよび外部パス

CDCE6214 は、内部および外部フィードバックにより、ゼロ遅延モードで動作できます。ゼロ遅延モードでは、PRIREF クロックが PFD への基準クロックとして使用されます。SECREF 入力クロックを使用して、外部ソースを PFD へのフィードバック クロックとして供給できます。ゼロ遅延動作には、外部フィードバック パスを推奨します。さらに、出力チャネル 2 から供給される追加の内部フィードバック パスもあります。内部ゼロ遅延モードでは、入力出力伝播遅延はゼロ遅延モードよりも高くなることが予想されます。

表 7-2 ゼロ遅延動作(1)(2)(3)
動作 REFSEL R2[1:0] - REFSEL_SW R24[1:0] - IP_SECREF_BUF_SEL R24[15] - IP_PRIREF_BUF_SEL R0[8] - ZDM_EN R0[10] - ZDM_CLOCKSEL 説明
通常動作、XTAL 入力 L 0h、1h、または 2h 0h X 0h 0h 通常動作、XTAL 入力
通常動作、差動入力 L 0h、1h、または 2h 2h または 3h X 0h 0h SECREF / 差動入力
通常動作、差動入力 H 0h、1h、または 3h X 1h 0h 0h PRIREF / 差動入力
通常動作、LVCMOS 入力 L 0h、1h、または 2h 1h X 0h 0h SECREF/LVCMOS 入力
通常動作、LVCMOS 入力 H 0h、1h、または 3h X 0h 0h 0h PRIREF/LVCMOS 入力
外部ゼロ遅延モード、差動入力 H 0h、1h、または 3h 2h または 3h 1h 1h 1h PRIREF の入力クロック、SECREF のフィードバック クロック
外部ゼロ遅延モード、LVCMOS 入力 H 0h、1h、または 3h 1h 0h 1h 1h PRIREF の入力クロック、SECREF のフィードバック クロック
内部ゼロ遅延モード、差動入力 H 0h、1h、または 3h X 1h 1h 0h PRIREF の入力クロック
内部ゼロ遅延モード、差動入力 H 0h、1h、または 3h X 0h 1h 0h PRIREF の入力クロック
(1) ゼロ遅延モードでは、PLL がロックできるようにすべての分周器をプログラムする必要があります。ゼロ遅延モードでのパワーアップ時に、PLL は自動的にロックされます
(2) 外部ゼロ遅延モードでは、チャネル 2 が必要です。チャネル 2 はパワーダウンしないでください
(3) 「X」は機能に影響を与えずに、あらゆる値を許可します。
CDCE6214 LVCMOS 出力の外部ゼロ遅延モードでの入力 / 出力アライメント図 7-2 LVCMOS 出力の外部ゼロ遅延モードでの入力 / 出力アライメント