JAJSQF8C September   2024  – December 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1.     6
    2. 4.1  初期化、基板レベル テスト、デバッグ
    3. 4.2  V-by-One インターフェイスの入力データおよび制御
    4. 4.3  FPD-Link ポートの入力データおよび制御 (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    5. 4.4  DSI 入力データおよびクロック (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    6. 4.5  DMD SubLVDS インターフェイス
    7. 4.6  DMD リセットおよび低速インターフェイス
    8. 4.7  フラッシュ インターフェイス
    9. 4.8  ペリフェラル インターフェイス
    10. 4.9  GPIO ペリフェラル インターフェイス
    11. 4.10 クロックおよび PLL のサポート
    12. 4.11 電源およびグランド
    13. 4.12 I/O タイプのサブスクリプト定義
    14. 4.13 内部プルアップおよびプルダウンの特性
  6. 5 仕様
    1. 5.1  絶対最大定格
    2.     22
    3. 5.2  ESD 定格
    4. 5.3  推奨動作条件
    5. 5.4  熱に関する情報
    6. 5.5  電源の電気的特性
    7. 5.6  ピンの電気的特性
    8. 5.7  DMD SubLVDS インターフェイスの電気的特性
    9.     29
    10. 5.8  DMD 低速インターフェイスの電気的特性
    11.     31
    12. 5.9  V-by-One インターフェイスの電気的特性
    13. 5.10 USB の電気的特性
    14.     34
    15. 5.11 システム発振器のタイミング要件
    16.     36
    17. 5.12 電源およびリセットのタイミング要件
    18.     38
    19. 5.13 V-by-One インターフェイスの一般的なタイミング要件
    20.     40
    21. 5.14 フラッシュ インターフェイスのタイミング要件
    22.     42
    23. 5.15 ソース フレームのタイミング要件
    24.     44
    25. 5.16 同期シリアル ポート インターフェイスのタイミング要件
    26.     46
    27. 5.17 I2C インターフェイスのタイミング要件
    28. 5.18 プログラマブル出力クロックのタイミング要件
    29. 5.19 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    30.     50
    31. 5.20 DMD 低速インターフェイスのタイミング要件
    32.     52
    33. 5.21 DMD SubLVDS インターフェイスのタイミング要件
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力ソース
      2. 6.3.2 V-by-One インターフェイス
      3. 6.3.3 DMD (SubLVDS) インターフェイス
      4. 6.3.4 シリアル フラッシュ インターフェイス
      5. 6.3.5 GPIO のサポート機能
        1.       63
        2.       64
      6. 6.3.6 デバッグ サポート
  8. 7 電源に関する推奨事項
    1. 7.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 7.2 DMD 高速パーク制御 (PARKZ)
    3. 7.3 パワー マネージメント
    4. 7.4 ホットプラグの使用法
    5. 7.5 未使用の入力ソース インターフェイスの電源
    6. 7.6 電源
      1. 7.6.1 電源 DLPA3085 または DLPA3082
  9. 8 レイアウト
    1. 8.1 レイアウトのガイドライン
      1. 8.1.1 DLPC8445、DLPC8445V、または DLPC8455 リファレンスクロックのレイアウトガイドライン
        1. 8.1.1.1 水晶発振器の推奨構成
      2. 8.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 8.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 8.1.4 電源のレイアウト ガイドライン
    2. 8.2 熱に関する注意事項
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 デバイスの命名規則
      1. 9.5.1 デバイスのマーキング
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
      1. 9.8.1 ビデオ タイミング パラメータの定義
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.1.1.1 水晶発振器の推奨構成

表 8-1 水晶振動子の推奨構成
パラメータ水晶振動子単位
水晶振動子回路の構成並列共振
水晶振動子のタイプ基本波 (第 1 高調波)
水晶振動子の公称周波数40MHz
水晶振動子周波数の許容誤差 (1)±100 (最大 200p-p)PPM
水晶振動子の等価直列抵抗 (ESR)60 (最大)Ω
水晶振動子の負荷容量20 (最大)pF
水晶振動子のシャント負荷容量7 (最大)pF
温度範囲–40°C ～ +85°C℃
励振レベル100 (公称)µW
CL1 外部水晶振動子の負荷コンデンサ(2) の式を参照してください。pF
CL2 外部水晶振動子の負荷コンデンサ(3) の式を参照してください。pF
PCB レイアウト水晶振動子の周囲にアース絶縁リングを設けることが推奨されます。
(1) 精度、温度、経年劣化、トリム感度を考慮した水晶振動子周波数の許容誤差。これらは通常別々に指定され、この要件を満たすために必要なすべての合計となります。
(2) CL1 = 2 × (CL – Cstray_pll_refclk_i)、ここで、Cstray_pll_refclk_I = コントローラ ピン REFCLKx_I に関連した水晶振動子ピンでのパッケージと PCB の浮遊容量の合計表 8-2 を参照してください。
(3) CL2 = 2 × (CL – Cstray_pll_refclk_o)、ここで、Cstray_pll_refclk_o = コントローラ ピン REFCLKx_O に関連した水晶振動子ピンでのパッケージと PCB の浮遊容量の合計表 8-2 を参照してください。
表 8-2 水晶振動子ピンの容量
パラメータ最小値公称値最大値単位
Cstray_pll_refclk_iREFCLKA_I でのパッケージと PCB の浮遊容量の合計0.4pF
Cstray_pll_refclk_oREFCLKA_O でのパッケージと PCB の浮遊容量の合計0.4pF

DLPC8445、DLPC8445V、または DLPC8455 の水晶振動子回路には専用の電源 (VDDS18_OSC) ピンがあり、各推奨フィルタリングを 図 8-2 に、推奨値を DLPC8445、DLPC8445V、DLPC8455 の推奨水晶振動子 に示します。

DLPC8445 DLPC8445V DLPC8455 水晶振動子の電源フィルタリング図 8-2 水晶振動子の電源フィルタリング
表 8-3 DLPC8445、DLPC8445V、DLPC8455 の推奨水晶振動子
メーカー
部品番号公称周波数 (MHz)周波数許容誤差 (ppm)最大 ESR (Ω)負荷容量 (pF)パッケージの寸法 (mm)
KDSDSX1612S40±505081.6 x 1.2
KDSDSK211G40±508082.0 x 1.6
Murata (村田製作所)XRC GB40M00F0L00R040±20010062.0 x 1.6
NDKNX1612SA40±258081.6 x 1.2
NDKNX2016SA40±355082.0 x 1.6