JAJSQF8C September   2024  – December 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1.     6
    2. 4.1  初期化、基板レベル テスト、デバッグ
    3. 4.2  V-by-One インターフェイスの入力データおよび制御
    4. 4.3  FPD-Link ポートの入力データおよび制御 (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    5. 4.4  DSI 入力データおよびクロック (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)
    6. 4.5  DMD SubLVDS インターフェイス
    7. 4.6  DMD リセットおよび低速インターフェイス
    8. 4.7  フラッシュ インターフェイス
    9. 4.8  ペリフェラル インターフェイス
    10. 4.9  GPIO ペリフェラル インターフェイス
    11. 4.10 クロックおよび PLL のサポート
    12. 4.11 電源およびグランド
    13. 4.12 I/O タイプのサブスクリプト定義
    14. 4.13 内部プルアップおよびプルダウンの特性
  6. 5 仕様
    1. 5.1  絶対最大定格
    2.     22
    3. 5.2  ESD 定格
    4. 5.3  推奨動作条件
    5. 5.4  熱に関する情報
    6. 5.5  電源の電気的特性
    7. 5.6  ピンの電気的特性
    8. 5.7  DMD SubLVDS インターフェイスの電気的特性
    9.     29
    10. 5.8  DMD 低速インターフェイスの電気的特性
    11.     31
    12. 5.9  V-by-One インターフェイスの電気的特性
    13. 5.10 USB の電気的特性
    14.     34
    15. 5.11 システム発振器のタイミング要件
    16.     36
    17. 5.12 電源およびリセットのタイミング要件
    18.     38
    19. 5.13 V-by-One インターフェイスの一般的なタイミング要件
    20.     40
    21. 5.14 フラッシュ インターフェイスのタイミング要件
    22.     42
    23. 5.15 ソース フレームのタイミング要件
    24.     44
    25. 5.16 同期シリアル ポート インターフェイスのタイミング要件
    26.     46
    27. 5.17 I2C インターフェイスのタイミング要件
    28. 5.18 プログラマブル出力クロックのタイミング要件
    29. 5.19 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    30.     50
    31. 5.20 DMD 低速インターフェイスのタイミング要件
    32.     52
    33. 5.21 DMD SubLVDS インターフェイスのタイミング要件
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力ソース
      2. 6.3.2 V-by-One インターフェイス
      3. 6.3.3 DMD (SubLVDS) インターフェイス
      4. 6.3.4 シリアル フラッシュ インターフェイス
      5. 6.3.5 GPIO のサポート機能
        1.       63
        2.       64
      6. 6.3.6 デバッグ サポート
  8. 7 電源に関する推奨事項
    1. 7.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 7.2 DMD 高速パーク制御 (PARKZ)
    3. 7.3 パワー マネージメント
    4. 7.4 ホットプラグの使用法
    5. 7.5 未使用の入力ソース インターフェイスの電源
    6. 7.6 電源
      1. 7.6.1 電源 DLPA3085 または DLPA3082
  9. 8 レイアウト
    1. 8.1 レイアウトのガイドライン
      1. 8.1.1 DLPC8445、DLPC8445V、または DLPC8455 リファレンスクロックのレイアウトガイドライン
        1. 8.1.1.1 水晶発振器の推奨構成
      2. 8.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 8.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 8.1.4 電源のレイアウト ガイドライン
    2. 8.2 熱に関する注意事項
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 デバイスの命名規則
      1. 9.5.1 デバイスのマーキング
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
      1. 9.8.1 ビデオ タイミング パラメータの定義
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

4.3 FPD-Link ポートの入力データおよび制御 (DLPC8445、DLPC8445V、DLPC8455 ではサポートされていません)

ピン I/O(1) 説明 (2) (3) (4)
名称 番号
P2A_LVDS_C_P BA17 I4 予約済み
P2A_LVDS_C_N AW17 I4
P2A_LVDS_D0_P BA15 I4 予約済み
P2A_LVDS_D0_N AW15 I4
P2A_LVDS_D1_P BB16 I4
P2A_LVDS_D1_N AY16 I4
P2A_LVDS_D2_P AV16 I4
P2A_LVDS_D2_N AU15 I4
P2A_LVDS_D3_P BB18 I4
P2A_LVDS_D3_N AY18 I4
P2A_LVDS_D4_P AV18 I4
P2A_LVDS_D4_N AU17 I4
P2A_LVDS_RPI AT16 PWR 予約済み
P2B_LVDS_C_P BA21 I4 予約済み
P2B_LVDS_C_N AW21 I4
P2B_LVDS_D0_P BB20 I4 予約済み
P2B_LVDS_D0_N AY20 I4
P2B_LVDS_D1_P AV20 I4
P2B_LVDS_D1_N AU19 I4
P2B_LVDS_D2_P AV22 I4
P2B_LVDS_D2_N AU21 I4
P2B_LVDS_D3_P BB22 I4
P2B_LVDS_D3_N AY22 I4
P2B_LVDS_D4_P BA23 I4
P2B_LVDS_D4_N AW23 I4
P2B_LVDS_RPI AT20 PWR 予約済み
(1) I/O 定義の詳細については、セクション 4.12 を参照してください。
(2) 本書では、FPD および FPD リンクという用語は FPD リンク I を指します。
(3) 未使用ポートの入力はグランドに接続するか、外付け抵抗を介してグランドにプルしてください。
(4) これら 2 つのポートのうちの 1 つだけが必要な場合は、どちらかのポートを使用し、もう一方のポートは未使用ポートとして扱われます。