JAJSWB0C March   2025  – November 2025 TPS7H4102-SEP , TPS7H4104-SEP

PRODMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 品質適合検査
    7. 6.7 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 VIN および電源 VIN ピン (VIN および PVIN)
      2. 8.3.2 電圧リファレンス
      3. 8.3.3 VOUTx の設定
        1. 8.3.3.1 V OUTx (エラーあり)
        2. 8.3.3.2 最小出力電圧
        3. 8.3.3.3 最大出力電圧
      4. 8.3.4 イネーブルと EN_SEQ を備えています
        1. 8.3.4.1 ENx および外部 UVLO
        2. 8.3.4.2 シーケンスアップ/ダウン (EN_SEQ)
      5. 8.3.5 パワーグッド (PWRGDx)
      6. 8.3.6 調整可能なスイッチング周波数、同期 (SYNC)、相対位相シフト
        1. 8.3.6.1 内部クロック モード
        2. 8.3.6.2 外部クロック モードと切り替え
        3. 8.3.6.3 相対位相シフト
      7. 8.3.7 電源オン動作
        1. 8.3.7.1 起動中のパルススキップ
        2. 8.3.7.2 ソフトスタート (SS_TRx)
        3. 8.3.7.3 プリバイアスされた出力への安全なスタートアップ
        4. 8.3.7.4 トラッキングおよびシーケンシング (SS_TRx)
      8. 8.3.8 保護モード
        1. 8.3.8.1 過電流保護
          1. 8.3.8.1.1 ハイサイドのサイクルごとの過電流保護 (IOC_HSx)
          2. 8.3.8.1.2 ローサイドソース過電流保護 (IOC_LS_SOURCINGx)
          3. 8.3.8.1.3 COMPx クランプシャットダウン (COMPxCLAMP)
          4. 8.3.8.1.4 ローサイド過電流ソースおよびシンク保護
        2. 8.3.8.2 出力過電圧保護 (OVP)
        3. 8.3.8.3 サーマル シャットダウン
      9. 8.3.9 誤差アンプとループ応答
        1. 8.3.9.1 エラー アンプ
        2. 8.3.9.2 電力段の相互コンダクタンス
        3. 8.3.9.3 スロープ補償
        4. 8.3.9.4 周波数補償
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 動作周波数
        2. 9.2.2.2 出力インダクタの選択
        3. 9.2.2.3 出力コンデンサの選択
        4. 9.2.2.4 入力コンデンサの選択
        5. 9.2.2.5 ソフトスタート コンデンサの選択
        6. 9.2.2.6 低電圧誤動作防止 (UVLO) の設定ポイント
        7. 9.2.2.7 出力電圧帰還抵抗の選択
        8. 9.2.2.8 スロープ補償の要件
        9. 9.2.2.9 補償部品の選択
      3. 9.2.3 アプリケーション曲線
    3. 9.3 並列動作
      1. 9.3.1 入力容量と出力容量の低減
        1. 9.3.1.1 出力容量の低減
        2. 9.3.1.2 入力容量の低減
    4. 9.4 未使用チャネルの終端ガイドライン
    5. 9.5 電源に関する推奨事項
    6. 9.6 レイアウト
      1. 9.6.1 レイアウトのガイドライン
      2. 9.6.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.6.1 レイアウトのガイドライン

  • レイアウトは、優れた電源設計のために重要な要素です。PCB レイアウト例については、セクション 9.6.2 を参照してください。
  • ユーザーに対しては、大きなトップサイド面をグランドで満たすことを推奨されています。上層のグランド領域は、入力バイパス コンデンサ、出力フィルタ コンデンサ、およびTPS7H410x デバイスの直下で、ビアを使用して下層のグランドに接続できます。これにより、露出したサーマル パッドのランドからグランドまでの熱パスを提供します。上面のグランド領域と内部グランドプレーンは、十分な熱放散面積を備えていなければなりません。
  • ユーザーは、TPS7H410x の下のサーマルパッドは、ビアを利用して内部のグランド層で GND に接続することを推奨されています。サーマルパッドグランドと、ノイズの多い PGND の上面との間でノイズを分離するため、サーマルパッドは最上層のグランドに直接接続する必要はありません。
  • 高速で変化する電流または電圧を通す信号パスがいくつかあるため、浮遊インダクタンスや寄生容量によってノイズが発生したり、電源の性能が低下したりする可能性があります。これらの問題をなくすために、PVIN ピンは、X7R 誘電体を使用した低 ESR のセラミック バイパス コンデンサを使用してグランドにバイパスする必要があります。
  • バイパス コンデンサの接続部、PVIN ピン、およびグランド接続部によって形成されるループ面積が最小になるよう注意してください。
  • また、VIN ピンも、X7R 誘電体を使用した低 ESR のセラミック コンデンサを使用してグランドにバイパスする必要があります。このコンデンサは、PVIN バイパスコンデンサのパワーグランドトレースではなく、ノイズの小さいアナロググランドパターン (利用されている場合) に必ず接続してください。
  • SW 接続はスイッチング ノードであるため、出力インダクタは SW ピンに近づけて配置できます。過度の容量性カップリングを避けるために PCB 導体の面積はできるだけ小さくしてください。
  • 出力フィルタ コンデンサのグランドには、PVIN 入力バイパス コンデンサと同じパワー グランドを使できます。このパターンは、十分な幅を保ちながらできるだけ短くしてください。
  • 帰還パターンをインダクタの EMI や他のノイズ源から遠ざけてください。フィードバック配線は、インダクタ、スイッチ (SW) ノード、ノイズの多い電源の配線とできるだけ離すようにします。可能なら、このパターンは出力インダクタの直下に配線しないでください。可能でない場合は、トレースが別の層上に配線され、グランド層がパターンとインダクタを分離するようにします。
  • ノイズのピックアップを低減するため、分圧抵抗を使用して VSNSx 電圧をデバイスピンにできる限り近づけて配置します。
  • RT および COMP ピンはノイズの影響を受けやすいため、これらのピンの周囲の部品は IC にできるだけ近づけて配置し、最短のパターン長で配線する必要があります。
  • すべての電源 (大電流) 配線はできるだけ短く、直線的で、太くします。
  • ユーザーは、別の PCB レイアウトでも許容できる性能を得られる可能性があります。