JAJSXK6 November   2025 LM5126A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG0 ピン、CFG1 ピン、CFG2 ピン)
      2. 6.3.2  デバイスの有効化と無効化 (UVLO/EN)
      3. 6.3.3  デュアル デバイス動作
      4. 6.3.4  スイッチング周波数および同期 (SYNCIN)
      5. 6.3.5  デュアル ランダム スペクトラム拡散機能 (DRSS)
      6. 6.3.6  動作モード (バイパス、DEM、FPWM)
      7. 6.3.7  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      8. 6.3.8  ソフトスタート (SS ピン)
      9. 6.3.9  VOUT のプログラミング (VOUT、ATRK、DTRK)
      10. 6.3.10 保護
        1. 6.3.10.1 VOUT 過電圧保護 (OVP)
        2. 6.3.10.2 サーマル シャットダウン (TSD)
      11. 6.3.11 パワー グッド･インジケータ (PGOOD ピン)
      12. 6.3.12 勾配補償 (CSP、CSN)
      13. 6.3.13 電流センス設定とスイッチ ピーク電流制限 (CSP、CSN)
      14. 6.3.14 入力電流制限および監視 (ILIM、IMON、DLY)
      15. 6.3.15 最大デューティ サイクルと最小の制御可能なオン時間の制限
      16. 6.3.16 信号のグリッチ除去の概要
      17. 6.3.17 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードのフォルト保護 (LO、HO、HB ピン)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 帰還補償
      2. 7.1.2 3 相での動作
      3. 7.1.3 非同期アプリケーション
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1  合計フェーズ番号の決定
        2. 7.2.2.2  デューティ サイクルの決定
        3. 7.2.2.3  タイミング抵抗 RT
        4. 7.2.2.4  インダクタの選択 LM
        5. 7.2.2.5  電流センス抵抗 Rcs
        6. 7.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 7.2.2.7  ローサイド パワー スイッチ QL
        8. 7.2.2.8  ハイサイド パワー スイッチ QL
        9. 7.2.2.9  スナバ部品
        10. 7.2.2.10 Vout プログラミング
        11. 7.2.2.11 入力電流制限 (ILIM/IMON)
        12. 7.2.2.12 UVLO ディバイダ
        13. 7.2.2.13 ソフト スタート
        14. 7.2.2.14 CFG の設定
        15. 7.2.2.15 出力コンデンサ COUT
        16. 7.2.2.16 入力コンデンサ Cin
        17. 7.2.2.17 ブートストラップ コンデンサ
        18. 7.2.2.18 VCC コンデンサ CVCC
        19. 7.2.2.19 バイアス コンデンサ
        20. 7.2.2.20 VOUT コンデンサ
        21. 7.2.2.21 ループ補償
      3. 7.2.3 アプリケーション曲線
        1. 7.2.3.1 効率
        2. 7.2.3.2 定常状態波形
        3. 7.2.3.3 ステップ負荷応答
        4. 7.2.3.4 AC ループ応答曲線
        5. 7.2.3.5 熱性能
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

4 ピン構成および機能

図 4-1 LM5126A-Q1 RHB パッケージ、32 ピン VQFN (上面図)
表 4-1 ピンの機能
ピン タイプ(1) 説明
名称 番号
AGND 4 G アナログ グランド ピン。広く短いパスを通して、アナログ グランド プレーンに接続します。
ATRK/DTRK 32 I 出力レギュレーション ターゲットのプログラミング ピン。出力電圧のレギュレーション ターゲットは、ピンを抵抗経由で AGND に接続するか、ピンの推奨動作範囲内の電圧 (0.2V ～ 2.0V) で直接ピン電圧を制御することでプログラムします。起動時に 8% ～ 80% のデューティ サイクルの範囲のデジタル PWM 信号が自動的に検出され、デジタル出力電圧レギュレーションが有効になります。デジタル出力電圧レギュレーションにより、推奨動作範囲内で VOUT をプログラムします。
BIAS 18 P VCC レギュレータの電源電圧入力。1µF のローカル BIAS コンデンサを、ピンとグランドとの間に接続します。
CFG0 27 I/O

デバイス構成ピン。デッド タイムを設定し、20μA の ATRK 電流を有効にします。
CFG1 26 I/O

デバイス構成ピン。過電圧保護レベル、スペクトラム拡散モード、PGOOD 構成、120% ピーク電流制限ラッチ オフを設定します。
CFG2 25 I/O

デバイス構成ピン。デバイスが外部と内部のどちらのクロックを使用するか、デバイスを単一デバイスと LM5125A-Q1 を使用したスタック構成のどちらで使用するか、および過電圧保護レベルを設定します。
COMP 3 O 内部の相互コンダクタンス エラー アンプの出力。ピンと AGND との間にループ補償部品を接続します。
CSN 5 I 電流検出アンプ入力。このピンは負の入力ピンとして動作します。
CSP 6 I 電流検出アンプ入力。このピンは正の入力ピンとして動作します。内部低電圧誤動作防止回路の電源。
DLY 1 O 平均入力電流制限遅延設定ピン。DLY と AGND の間にコンデンサを接続することで、VIMON が 1V に達したときから平均入力電流制限が有効になるまでの遅延が設定されます。
EP - G パッケージの露出パッド。露出パッドは、熱抵抗を減らすために、AGND に接続し、大きなグランド プレーンに半田付けます。
GND 23 G グランド ピン。アナログ グランド プレーンに接続します。
GND 30 G グランド ピン。アナログ グランド プレーンに接続します。
HB 9 P ブートストラップ ゲート駆動のハイサイド ドライバ電源。ブート ダイオードは内部で VCC からこのピンに接続されます。このピンと SW との間に 0.1µF コンデンサを接続します。
HO 8 O ハイサイド ゲート ドライバ出力。短い低インダクタンスのパスを経由して、ハイサイド N チャネル MOSFET のゲートに接続します。
ILIM/IMON 31 O 入力電流モニタおよび平均入力電流制限設定ピン。差動電流のセンス電圧に比例する電流を供給します。このピンと AGND との間に抵抗を接続します。
LO 11 O ローサイド ゲート ドライバ出力。短い低インダクタンスのパスを経由して、ローサイド N チャネル MOSFET のゲートに接続します。
モード 29 I DEM または FPWM を選択する動作モード選択ピン。
NC 14 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
NC 15 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
NC 16 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
NC 17 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
NC 20 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
NC 21 - 非接続ピン。このピンは AGND に接続しますが、フローティングのままでもかまいません。
PGND 13 G ローサイド ゲート ドライバおよび VCC バイアス電源のパワー グランド接続ピン。
PGOOD 28 O

オープン ドレイン出力段のパワー グッド インジケータ。CFG1 ピンの設定に基づいて、出力電圧が低電圧スレッショルドを下回るか、過電圧スレッショルドを上回ると、このピンは Low になります。このピンも Low に駆動され、故障が通知されます (セクション 6.3.11を参照)。このピンを使用しない場合、AGND に接続するか、ピンをフローティングのままにしておきます。
RT 22 I/O スイッチング周波数の設定ピン。スイッチング周波数は、ピンと AGND との間の抵抗によりプログラムされます。スイッチング周波数は動作中に動的にプログラムできます。
SS 2 O ソフトスタート時間のプログラミング ピン。外付けコンデンサと内部の電流ソースにより、ソフトスタート中の内部エラー アンプのリファレンス電圧のランプ レートが設定されます。デバイスは、ソフト スタート時間中にダイオード エミュレーションを強制的に実行します。
SW 10 I スイッチ ノード接続。ハイサイド N チャネル MOSFET のソースに直接接続します。
SYNCIN 24 I 外部クロック同期ピン。フリーランニング内部発振器をオーバーライドする外部クロックの入力。SYNCIN ピン未使用時は、ピンをグランドに接続します。
UVLO/EN 19 I 低電圧誤動作防止のプログラム用ピン。このピンを抵抗デバイダを介して電源電圧に接続することで、コンバータのスタートアップおよびシャットダウン レベルをプログラムします。VUVLO-RISING より高くなるとデバイスが有効になります。
VCC 12 P 内部 VCC レギュレータの出力と内部 MOSFET ドライバの電源電圧入力。このピンと PGND との間に 4.7µF コンデンサを接続します。
VOUT 7 P 出力電圧検出ピン。内部の帰還抵抗分圧器をピンと AGND との間に接続します。0.1µF のローカル VOUT コンデンサを、ピンとグランドとの間に接続します。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源。