JAJSXK7 November   2025 LM51261A-Q1

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG ピン)
      2. 6.3.2  デバイスの有効化と無効化 (UVLO/EN)
      3. 6.3.3  デュアル デバイス動作
      4. 6.3.4  スイッチング周波数および同期 (SYNCIN)
      5. 6.3.5  デュアル ランダム スペクトラム拡散機能 (DRSS)
      6. 6.3.6  動作モード (バイパス、DEM、FPWM)
      7. 6.3.7  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      8. 6.3.8  ソフトスタート (SS ピン)
      9. 6.3.9  VOUT のプログラミング (VOUT、ATRK、DTRK)
      10. 6.3.10 保護
        1. 6.3.10.1 VOUT 過電圧保護 (OVP)
        2. 6.3.10.2 サーマル シャットダウン (TSD)
      11. 6.3.11 フォルト インジケータ (nFAULT ピン)
      12. 6.3.12 勾配補償 (CSP、CSN)
      13. 6.3.13 電流センス設定とスイッチ ピーク電流制限 (CSP、CSN)
      14. 6.3.14 入力電流制限および監視 (ILIM、IMON、DLY)
      15. 6.3.15 最大デューティ サイクルと最小の制御可能なオン時間の制限
      16. 6.3.16 信号のグリッチ除去の概要
      17. 6.3.17 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードのフォルト保護 (LO、HO、HB ピン)
      18. 6.3.18 I2C 機能
        1. 6.3.18.1 レジスタ VOUT (0x0)
        2. 6.3.18.2 レジスタ構成 1 (0x1)
        3. 6.3.18.3 レジスタ構成 2 (0x2)
        4. 6.3.18.4 レジスタ構成 3 (0x3)
        5. 6.3.18.5 レジスタの動作状態 (0x4)
        6. 6.3.18.6 レジスタ ステータス バイト (0x5)
        7. 6.3.18.7 レジスタ クリア フォルト (0x6)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
    5. 6.5 プログラミング
      1. 6.5.1 I2C バス動作
  8. LM51261A-Q1 のレジスタ
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 帰還補償
      2. 8.1.2 3 相での動作
      3. 8.1.3 非同期アプリケーション
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1  合計フェーズ番号の決定
        2. 8.2.2.2  デューティ サイクルの決定
        3. 8.2.2.3  タイミング抵抗 RT
        4. 8.2.2.4  インダクタの選択 LM
        5. 8.2.2.5  電流センス抵抗 Rcs
        6. 8.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 8.2.2.7  ローサイド パワー スイッチ QL
        8. 8.2.2.8  ハイサイド パワー スイッチ QL
        9. 8.2.2.9  スナバ部品
        10. 8.2.2.10 Vout プログラミング
        11. 8.2.2.11 入力電流制限 (ILIM/IMON)
        12. 8.2.2.12 UVLO ディバイダ
        13. 8.2.2.13 ソフト スタート
        14. 8.2.2.14 CFG の設定
        15. 8.2.2.15 出力コンデンサ COUT
        16. 8.2.2.16 入力コンデンサ Cin
        17. 8.2.2.17 ブートストラップ コンデンサ
        18. 8.2.2.18 VCC コンデンサ CVCC
        19. 8.2.2.19 バイアス コンデンサ
        20. 8.2.2.20 VOUT コンデンサ
        21. 8.2.2.21 ループ補償
      3. 8.2.3 アプリケーション曲線
        1. 8.2.3.1 効率
        2. 8.2.3.2 定常状態波形
        3. 8.2.3.3 ステップ負荷応答
        4. 8.2.3.4 AC ループ応答曲線
        5. 8.2.3.5 熱性能
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

Vout プログラミング

固定出力電圧の場合、抵抗を ATRK/DTRK に接続して、高精度の内部 20μA 電流源をオンにすることで、VOUT をプログラムします。

式 51. R A T R K = V o u t _ m a x 6 V × 10 k Ω = 75 k Ω

Class-H オーディオ アプリケーションでは、Vout を調整して効率を最適化します。ATRK/DTRK を使用して、アナログ トラッキングまたはデジタル トラッキングを適用します。

デジタル PWM 信号 (DTRK) により出力電圧を設定します。デューティ サイクル DTRK は次のように求められます。

式 52. DTRK_max=Vout_max75V=60%
式 53. DTRK_min=Vout_min75V=10.7%

DTRK 周波数が 100kHz~2200kHz の範囲内であることを確認してください。IC が有効の場合は、DTRK PWM 信号を印加する必要があります。

アナログ トラッキングの場合、ATRK/DTRK に電圧を印加して、Vout をプログラムします。電圧は次のように求められます。

式 54. V A T R K _ m a x = V o u t _ m a x 30 = 1.5 V
式 55. V A T R K _ m i n = V o u t _ m i n 30 = 0.267 V

図 8-9 に示すように、オフセット付きの 2 段 RC フィルタを利用して、デジタル PWM 信号をアナログ電圧に変換できます。

LM51261A-Q1 2 段 RC フィルタから ATRK/DTRK へ図 8-9 2 段 RC フィルタから ATRK/DTRK へ

2 段構成の RC フィルタは、PWM 信号をスムーズなアナログ電圧にフィルタリングするために使用されます。ATRK/DTRK の電圧リップルとセトリング タイムを考慮して、2 段構成の RC フィルタが選択されます。

100% の PWM デューティ サイクルでは出力電圧が Vout_max に設定され、0% の PWM デューティ サイクルでは Vout_min に設定されます。Rt と Rb は、ATRK/DTRK のオフセット電圧の調整に使用されます。

Vtrk_max および Vtrk_min は次のように求められます。

式 56. VATRK_max=VddRb2Rf+RaRt+Rb
式 57. VATRK_min=Vdd2Rf+RaRb2Rf+RaRb+Rt

ここで、Vdd は PWM 信号の振幅、d は PWM のデューティ サイクルです。

入力から VATRK への AC 伝達関数は、次のように求められます。

式 58. Gtrks=RL2Rf+RL1+2ζsωn+sωn2

ここで

式 59. RL=Ra+RbRt
式 60. ωn=1Rf×CfRL2Rf+RL
式 61. ζ=12RfRL+3RL2Rf+RL

分母のルートは次のように求められます。

式 62. s1=-ζωn+ωnζ2-1
式 63. s2=-ζωn-ωnζ2-1

ζ > 1 なので、これは過剰減衰二次系です。s1 は支配的なポールです。2% のセトリング タイム ts は次のように推定されます。

式 64. ts=1s1ln-0.022s1ζ2-1ωn

このアプリケーションでは、400kHz の PWM 周波数を採用しています。Rf= 4.99kΩ、Cf= 47nF、Ra= 1.5kΩ、Rt= 51kΩ、R b= 7.87kΩ が選択されます。2% のセトリング タイムは約 1.3ms です。