JAJSXK7 November   2025 LM51261A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG ピン)
      2. 6.3.2  デバイスの有効化と無効化 (UVLO/EN)
      3. 6.3.3  デュアル デバイス動作
      4. 6.3.4  スイッチング周波数および同期 (SYNCIN)
      5. 6.3.5  デュアル ランダム スペクトラム拡散機能 (DRSS)
      6. 6.3.6  動作モード (バイパス、DEM、FPWM)
      7. 6.3.7  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      8. 6.3.8  ソフトスタート (SS ピン)
      9. 6.3.9  VOUT のプログラミング (VOUT、ATRK、DTRK)
      10. 6.3.10 保護
        1. 6.3.10.1 VOUT 過電圧保護 (OVP)
        2. 6.3.10.2 サーマル シャットダウン (TSD)
      11. 6.3.11 フォルト インジケータ (nFAULT ピン)
      12. 6.3.12 勾配補償 (CSP、CSN)
      13. 6.3.13 電流センス設定とスイッチ ピーク電流制限 (CSP、CSN)
      14. 6.3.14 入力電流制限および監視 (ILIM、IMON、DLY)
      15. 6.3.15 最大デューティ サイクルと最小の制御可能なオン時間の制限
      16. 6.3.16 信号のグリッチ除去の概要
      17. 6.3.17 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードのフォルト保護 (LO、HO、HB ピン)
      18. 6.3.18 I2C 機能
        1. 6.3.18.1 レジスタ VOUT (0x0)
        2. 6.3.18.2 レジスタ構成 1 (0x1)
        3. 6.3.18.3 レジスタ構成 2 (0x2)
        4. 6.3.18.4 レジスタ構成 3 (0x3)
        5. 6.3.18.5 レジスタの動作状態 (0x4)
        6. 6.3.18.6 レジスタ ステータス バイト (0x5)
        7. 6.3.18.7 レジスタ クリア フォルト (0x6)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
    5. 6.5 プログラミング
      1. 6.5.1 I2C バス動作
  8. 7 LM51261A-Q1 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 帰還補償
      2. 8.1.2 3 相での動作
      3. 8.1.3 非同期アプリケーション
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1  合計フェーズ番号の決定
        2. 8.2.2.2  デューティ サイクルの決定
        3. 8.2.2.3  タイミング抵抗 RT
        4. 8.2.2.4  インダクタの選択 LM
        5. 8.2.2.5  電流センス抵抗 Rcs
        6. 8.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 8.2.2.7  ローサイド パワー スイッチ QL
        8. 8.2.2.8  ハイサイド パワー スイッチ QL
        9. 8.2.2.9  スナバ部品
        10. 8.2.2.10 Vout プログラミング
        11. 8.2.2.11 入力電流制限 (ILIM/IMON)
        12. 8.2.2.12 UVLO ディバイダ
        13. 8.2.2.13 ソフト スタート
        14. 8.2.2.14 CFG の設定
        15. 8.2.2.15 出力コンデンサ COUT
        16. 8.2.2.16 入力コンデンサ Cin
        17. 8.2.2.17 ブートストラップ コンデンサ
        18. 8.2.2.18 VCC コンデンサ CVCC
        19. 8.2.2.19 バイアス コンデンサ
        20. 8.2.2.20 VOUT コンデンサ
        21. 8.2.2.21 ループ補償
      3. 8.2.3 アプリケーション曲線
        1. 8.2.3.1 効率
        2. 8.2.3.2 定常状態波形
        3. 8.2.3.3 ステップ負荷応答
        4. 8.2.3.4 AC ループ応答曲線
        5. 8.2.3.5 熱性能
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.18.6 レジスタ ステータス バイト (0x5)

このレジスタは読み取り専用で、デバイスのステータスを示します。信号のグリッチ除去の概要で説明されているグリッチ除去フィルタを信号が通過するときに、すべてのビットが設定され、ラッチされます。シングル ビットは、そのビットに「1」を書き込むことでリセットできます。すべてのビットをリセットするには、フフォルト クリア レジスタ (レジスタ クリア フォルト (0x6)) にアクセスするか、デバイスを再起動してリセットする必要があります。

CML： 通信、ロジック、メモリ エラー フラグ。このフォルト フラグは、メモリの CRC チェックサムが失敗した場合に設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
HB_FAULT： このフォルト フラグは、ハイサイド ゲート ドライバ UVLO がトリガされると設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
ICL_FAULT このフォルト フラグは、スイッチのピーク電流を 20% 超過したときに設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
ILIM_FAULT このフォルト フラグは、平均入力電流制限がトリガされたときに設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
VOUT_OVP このフォルト フラグは、VOUT が過電圧保護 (OVP) スレッショルドに達したときに設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
VOUT_UVP このフォルト フラグは、VOUT が低電圧誤動作防止 (UVP) スレッショルドに達したときに設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
TSD このフォルト フラグは、デバイスの接合部温度 TJ が TTSD-RISING スレッショルドに達し、サーマル シャットダウンをトリガすると設定されます。

[0b0]：フォルトなし

[0b1]：フォルト
TSD_WARN この警告フラグは、デバイスの接合部温度 TJ がサーマル シャットダウン警告 TSDW スレッショルドに達すると設定されます。

[0b0]：警告なし

[0b1]：警告