JAJZ026B April   2024  – February 2025 TMS320F28P550SG , TMS320F28P550SJ , TMS320F28P559SG-Q1 , TMS320F28P559SJ-Q1

 

  1.   1
  2.   TMS320F28003x Real-Time MCUs Silicon Errata シリコン リビジョン 0
  3. 1使用上の注意およびアドバイザリ マトリックス
    1. 1.1 使用上の注意マトリックス
    2. 1.2 アドバイザリ マトリックス
  4. 2命名法、パッケージのマーキングとリビジョンの識別
    1. 2.1 デバイスおよび開発ツールの命名規則
    2. 2.2 サポート対象デバイス
    3. 2.3 パッケージの記号表記およびリビジョンの識別
  5. 3シリコン リビジョン A の使用上の注意とアドバイザリ
    1. 3.1 シリコン リビジョン A の使用上の注記
      1. 3.1.1 PIE：双方向 PIEACK 書き込みと手動 CPU 割り込みマスク クリア後のスプリアス ネスト割り込み
      2. 3.1.2 ネストされた割り込みを使用する場合は注意
      3. 3.1.3 セキュリティ：プライマリ防御層はチップの境界を保護します。これは、JTAGLOCK およびフラッシュからのゼロ ピン ブート機能を有効化することから始まります
    2. 3.2 シリコン リビジョン A のアドバイザリ
      1.      アドバイザリ
      2.      アドバイザリ
      3.      アドバイザリ
      4.      アドバイザリ
      5.      アドバイザリ
      6. 3.2.1 アドバイザリ
      7.      アドバイザリ
      8. 3.2.2 アドバイザリ
      9.      アドバイザリ
      10. 3.2.3 アドバイザリ
      11.      アドバイザリ
      12.      アドバイザリ
      13. 3.2.4 アドバイザリ
      14.      アドバイザリ
      15.      アドバイザリ
      16.      アドバイザリ
      17.      アドバイザリ
      18.      アドバイザリ
  6. 4シリコン リビジョン 0 の使用上の注意とアドバイザリ
    1. 4.1 シリコン リビジョン 0 の使用上の注記
    2. 4.2 シリコン リビジョン 0 のアドバイザリ
      1.      アドバイザリ
      2.      アドバイザリ
      3.      アドバイザリ
      4.      アドバイザリ
      5. 4.2.1 アドバイザリ
  7. 5ドキュメントのサポート
  8. 6商標
  9. 7改訂履歴

アドバイザリ

BOR: 2.45V ~ 3.0V の VDDIO は、複数の XRSn パルスを生成する可能性があります

影響を受けるリビジョン

0, A

詳細

VDDIO 電源電圧が 2.45V ~ 3.0V のとき、BOR は XRSn のアサートおよびディアサートを繰り返すことがあります。XRSn ピンをシステム内の他のデバイスのリセットとして直接使用しないことを推奨します。

F28P55x BOR は、これらの XRSn パルスが発生した場合でも、デバイスを既知のリセット状態に内部で保持するのに有効です。デバイスはアプリケーション コードやブートローダに分岐せず、VDDIO 電源が 3.0V を上回るまで、他のすべてのピンはリセット状態に保持されます。

回避方法

  1. パワーアップ、パワーダウン、BOR イベント中は、追加の XRSn 遷移は無視します。追加の XRSn パルスは、F28P55x デバイスの動作自体には影響しません。
  2. XRSn パルスによって他のシステム コンポーネントで望ましくないシステム動作が発生する場合は、XRSn を使用して他のデバイスを駆動しないでください。これらのアプリケーションには、外部電圧スーパーバイザを使用できます。
  3. 通常のパワーアップおよびパワーダウン時にこれらのパルスを回避する必要のあるアプリケーションでは、以下のように動作します。
    1. パワーアップ：TMS320F28P55x リアルタイム マイクロ コントローラ データ シートの「推奨動作条件」表の SRSUPPLY 要件に従い、追加の XRSn Low パルスは発生しません。
    2. パワーダウン：パワーダウン時に XRSn がアサートされるのを防ぐため、VDDIO が 25 µs 内で 3.0V~2.45V の範囲を通過するように電源を設計してください。XRSn の電圧上昇が許容される場合、XRSn に実装された RC 回路の時定数を計算し、その電圧がシステム指定のスレッショルドを超えないようにできます。