Clocks & timing Clock buffers

Clocks & timing

클록 버퍼로 클록 트리 설계 간소화

시스템 복잡성을 최소화하는 낮은 가산 지터 및 스큐 디바이스

TI의 클록 버퍼에 대한 광범위한 포트폴리오는 낮은 가산 지터 성능, 출력 스큐 및 높은 작동 온도 범위를 지원합니다. 이러한 버퍼는 다양한 성능 지향 및 비용에 민감한 애플리케이션에서 사용할 수 있도록 최적화되어 있습니다.

단일 종단 버퍼

사용이 간편한 단일 종단 버퍼로 설계를 최적화하고 LVCMOS 클록 소스의 여러 복사본을 생성할 수 있습니다. 이러한 버퍼는 최대 350MHz까지 주파수를 지원하고, 100fs RMS의 가산 지터 및 1.5 ~ 3.3V의 전원 공급 장치를 지원합니다.

차동 버퍼

차동 버퍼를 사용하여 LVDS, LVPECL, HCSL 및 CML에 대한 여러 출력 주파수를 생성합니다. 이러한 버퍼는 최대 3.2GHz까지 주파수를 지원하고, 100fs RMS(일반)의 가산 지터 및 2.5 ~ 3.3V의 전원 공급 장치를 지원합니다.

구성 가능한 버퍼

구성 가능한(핀 프로그래머블) 클록 버퍼로 다양한 프로토콜을 위해 여러 출력 주파수를 생성합니다. 이러한 버퍼는 입력 및 출력 형식을 위한 범용 지원과 30fs RMS 미만의 가산 지터를 지원합니다.

특수 버퍼

제로 지연 버퍼, DDR 메모리 버퍼 및 디바이스 버퍼를 포함하여 가산 지터가 낮은 특별 버퍼 포트폴리오로 산업 및 메모리 애플리케이션의 시스템 설계를 최적화할 수 있습니다.

주요 클록 버퍼

LMK1C1104

4개의 LVCMOS 출력을 지원하는 팬아웃 버퍼, 1.8/2.5/3.3V 공급 전압 지원, 50fs(RMS) 미만의 가산 지터 및 CDCLVC1104 역호환성

CDCLVD1204

4개의 LVDS 출력, 300fs 미만의 가산 지터, 최대 800MHz까지의 클록 주파수 지원이 포함된 팬아웃 버퍼

LMK00301

10개의 출력, 30fs 미만의 초저 가산 지터, 최대 3GHz까지의 출력 주파수 지원이 포함된 핀 프로그래머블 버퍼

CDCVF2505

지연 보상 및 신호 재조절을 위한 피드백 루프가 포함된 통합 PLL로 인해 제로 지연 버퍼로 작동합니다.

주요 기술 문서

How to Apply 1.8-V Signals to 3.3-V CDCLVC11xx Fanout Clock Buffer

저지터 LVCMOS 팬아웃 버퍼의 CDCLVC11xx 제품군을 사용하여 외부 RC 네트워크를 구현하여 최대 1.8V 전압 수준으로 입력 신호를 지원하는 방법을 알아보십시오.

AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C)

이 애플리케이션 보고서에서 다양한 로직 레벨 특히 LVPECL, LVDS, HSTL 및 CML 간 조정을 위해 사용되는 AC 커플링 기술을 참조하십시오.

Clocking Design Guidelines: Unused Pins

이 지침을 디바이스 데이터 시트의 보충 자료로 활용해서 사용되지 않는 디바이스 핀에 대한 세부 정보를 확인하십시오.

추가 기술 리소스

시스템을 빠르게 평가하고 맞춤 제작하는 데 도움이 되는 보드 및 시스템 수준 레퍼런스 설계 회로를 찾아보십시오.

매개 변수로 모든 공급업체의 클록 버퍼를 검색하여 비슷한 TI 디바이스를 찾아보세요.

설계의 모든 단계를 통해 엔지니어로부터 빠르고 안정적인 기술 지원을 받으십시오.

기술 문서

주요 클록 버퍼 기술 문서