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SN74LV166A

ACTIVO

Registros de desplazamiento de carga paralela de 8 bits

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SN74LV166A

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Detalles del producto

Configuration Parallel-in, Serial-out Bits (#) 8 Technology family LV-A Input type Standard CMOS Output type Push-Pull Clock frequency (MHz) 45 IOL (max) (mA) 12 IOH (max) (mA) -12 Supply current (max) (µA) 20 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
Configuration Parallel-in, Serial-out Bits (#) 8 Technology family LV-A Input type Standard CMOS Output type Push-Pull Clock frequency (MHz) 45 IOL (max) (mA) 12 IOH (max) (mA) -12 Supply current (max) (µA) 20 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
TVSOP (DGV) 16 23.04 mm² (3.6 mm × 6.4 mm) TSSOP (PW) 16 32 mm² (5 mm × 6.4 mm) SOP (NS) 16 79.56 mm² (10.2 mm × 7.8 mm) SOIC (D) 16 59.4 mm² (9.9 mm × 6 mm) SSOP (DB) 16 48.36 mm² (6.2 mm × 7.8 mm)
  • Operation of 2 V to 5.5 V VCC
  • Max tpd of 10.5 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) 2.3 V at VCC = 3.3 V, TA = 25°C
  • Ioff supports partial-power-down-mode operation
  • Synchronous load
  • Direct overriding clear
  • Parallel-to-serial conversion
  • Latch-up performance exceeds 100 mA per JESD 78, Class II
  • Operation of 2 V to 5.5 V VCC
  • Max tpd of 10.5 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) 2.3 V at VCC = 3.3 V, TA = 25°C
  • Ioff supports partial-power-down-mode operation
  • Synchronous load
  • Direct overriding clear
  • Parallel-to-serial conversion
  • Latch-up performance exceeds 100 mA per JESD 78, Class II

The ’LV166A devices are 8-bit parallel-load shift registers, designed for 2 V to 5.5 V VCC operation.

The ’LV166A devices are 8-bit parallel-load shift registers, designed for 2 V to 5.5 V VCC operation.
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Documentación técnica

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* Hoja de datos SN74LV166A 8-Bit Parallel-Load Shift Registers datasheet (Rev. D) PDF | HTML 16/03/2023
Nota sobre la aplicación Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 15/12/2022

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

14-24-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados D, DB, DGV, DW, DYY, NS y PW de

El módulo de evaluación (EVM) 14-24-LOGIC-EVM está diseñado para admitir cualquier dispositivo lógico que se encuentre en un encapsulado D, DW, DB, NS, PW, DYY o DGV de 14 a 24 pines.

Guía del usuario: PDF | HTML
Productos y hardware compatibles
En inventario
Límite:
??asset.out-of-stock-ti_es_MX??
No disponible
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
TVSOP (DGV) 16 Ultra Librarian
TSSOP (PW) 16 Ultra Librarian
SOP (NS) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
SSOP (DB) 16 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

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