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SN74LV240A

ACTIVO

Inversores de 8 canales y 2 V a 5.5 V con salidas de 3 estados

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SN74LV240A

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Detalles del producto

Technology family LV-A Number of channels 8 IOL (max) (mA) 16 IOH (max) (mA) -16 Supply current (max) (µA) 20 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Number of channels 8 IOL (max) (mA) 16 IOH (max) (mA) -16 Supply current (max) (µA) 20 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
TSSOP (PW) 20 41.6 mm² (6.5 mm × 6.4 mm) SOIC (DW) 20 131.84 mm² (12.8 mm × 10.3 mm) SSOP (DB) 20 56.16 mm² (7.2 mm × 7.8 mm) TVSOP (DGV) 20 32 mm² (5 mm × 6.4 mm) SOP (NS) 20 98.28 mm² (12.6 mm × 7.8 mm) VSSOP (DGS) 20 24.99 mm² (5.1 mm × 4.9 mm)
  • VCC operation of 2V to 5.5V
  • Max tpd of 6.5ns at 5V
  • Typical VOLP (output ground bounce) <0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) >2.3V at VCC = 3.3V, TA = 25°C
  • Support mixed-mode voltage operation on all ports
  • Latch-up performance exceeds 250mA per JESD 17
  • Ioff supports live insertion, partial power-down mode, and back drive protection
  • VCC operation of 2V to 5.5V
  • Max tpd of 6.5ns at 5V
  • Typical VOLP (output ground bounce) <0.8V at VCC = 3.3V, TA = 25°C
  • Typical VOHV (output VOH undershoot) >2.3V at VCC = 3.3V, TA = 25°C
  • Support mixed-mode voltage operation on all ports
  • Latch-up performance exceeds 250mA per JESD 17
  • Ioff supports live insertion, partial power-down mode, and back drive protection

These octal buffers/drivers with inverted outputs are designed for 2V to 5.5V VCC operation.

The ’LV240A devices are designed specifically to improve both the performance and density of 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters.

These devices are organized as two 4-bit buffers/line drivers with separate output-enable ( OE) inputs. When OE is low, the device passes inverted data from the A inputs to the Y outputs. When OE is high, the outputs are in the high-impedance state.

These octal buffers/drivers with inverted outputs are designed for 2V to 5.5V VCC operation.

The ’LV240A devices are designed specifically to improve both the performance and density of 3-state memory address drivers, clock drivers, and bus-oriented receivers and transmitters.

These devices are organized as two 4-bit buffers/line drivers with separate output-enable ( OE) inputs. When OE is low, the device passes inverted data from the A inputs to the Y outputs. When OE is high, the outputs are in the high-impedance state.
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Documentación técnica

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* Hoja de datos SN74LV240A Octal Inverting Buffers/Drivers With 3-State Outputs datasheet (Rev. K) PDF | HTML 13/05/2024

Diseño y desarrollo

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Placa de evaluación

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El módulo de evaluación (EVM) 14-24-LOGIC-EVM está diseñado para admitir cualquier dispositivo lógico que se encuentre en un encapsulado D, DW, DB, NS, PW, DYY o DGV de 14 a 24 pines.

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??asset.out-of-stock-ti_es_MX??
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SN74LV240A Behavioral SPICE Model

SCLM179.ZIP (7 KB) - Modelo PSpice
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Modelo de simulación

SN74LV240A IBIS Model (Rev. A)

SCEM136 (18 KB) - Modelo IBIS
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Encapsulado Pines Símbolos CAD, huellas y modelos 3D
TSSOP (PW) 20 Ultra Librarian
SOIC (DW) 20 Ultra Librarian
SSOP (DB) 20 Ultra Librarian
TVSOP (DGV) 20 Ultra Librarian
SOP (NS) 20 Ultra Librarian
VSSOP (DGS) 20 Ultra Librarian
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