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CD4572UB

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CMOS ヘキサ ゲート (4 個のインバータ、1 個の 2 入力 NOR ゲート、1 個の 2 入力 NAND ゲート)

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CD4572UB

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製品詳細

Technology family CD4000 Number of channels 6 Inputs per channel 2 IOL (max) (mA) 6.8 IOH (max) (mA) -6.8 Input type Standard CMOS Output type Push-Pull Features Standard speed (tpd > 50ns) Data rate (max) (Mbps) 16 Rating Catalog Operating temperature range (°C) -55 to 125
Technology family CD4000 Number of channels 6 Inputs per channel 2 IOL (max) (mA) 6.8 IOH (max) (mA) -6.8 Input type Standard CMOS Output type Push-Pull Features Standard speed (tpd > 50ns) Data rate (max) (Mbps) 16 Rating Catalog Operating temperature range (°C) -55 to 125
SOP (NS) 16 79.56 mm² (10.2 mm × 7.8 mm) TSSOP (PW) 16 32 mm² (5 mm × 6.4 mm) PDIP (N) 16 181.42 mm² (19.3 mm × 9.4 mm) SOIC (D) 16 59.4 mm² (9.9 mm × 6 mm)
  • Pin 7 NOR input positioned adjacent to VSS for easy use of gate as an inverter
  • Pin 15 NAND input positioned adjacent to VDD for easy use of gate as an inverter
  • Standard symmetrical output characteristics
  • 100% tested for quiescent current at 20 V
  • Maximum input current of 1 µA at 18 V over full package-temperature range:
       100 nA at 18 V and 25°C
  • 5-V, 10-V, and 15-V parametric ratings
  • Meets all requirements of JEDEC Tentative Standard No. 13B, "Standard Specifications for Description of 'B' Series CMOS Devices"
  • Pin 7 NOR input positioned adjacent to VSS for easy use of gate as an inverter
  • Pin 15 NAND input positioned adjacent to VDD for easy use of gate as an inverter
  • Standard symmetrical output characteristics
  • 100% tested for quiescent current at 20 V
  • Maximum input current of 1 µA at 18 V over full package-temperature range:
       100 nA at 18 V and 25°C
  • 5-V, 10-V, and 15-V parametric ratings
  • Meets all requirements of JEDEC Tentative Standard No. 13B, "Standard Specifications for Description of 'B' Series CMOS Devices"

CD4572UB Hex Gate provides the system designer with direct implementation of inverter, NAND, and NOR functions and supplements the existing family of CMOS gates.

The CD4572UB devices meet all requirements of JEDEC Standard No. 13B, "Standard Specifications for Description of 'B' Series CMOS Devices."

The CD4572UB types are supplied in 16-lead dual-in-line plastic packages (E suffix), 16-lead small-outline packages (M, M96, MT, and NSR suffixes), and 16-lead thin shrink small-outline packages (PW and PWR suffixes).

CD4572UB Hex Gate provides the system designer with direct implementation of inverter, NAND, and NOR functions and supplements the existing family of CMOS gates.

The CD4572UB devices meet all requirements of JEDEC Standard No. 13B, "Standard Specifications for Description of 'B' Series CMOS Devices."

The CD4572UB types are supplied in 16-lead dual-in-line plastic packages (E suffix), 16-lead small-outline packages (M, M96, MT, and NSR suffixes), and 16-lead thin shrink small-outline packages (PW and PWR suffixes).
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* データシート CD4572UB TYPES データシート (Rev. C) 2003/10/13

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