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CY74FCT825T

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3 ステート出力、8 ビットバスインターフェイスフリップフロップ

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製品詳細

Number of channels 8 Technology family FCT Input type TTL, TTL-Compatible CMOS Output type 3-State, CMOS Clock frequency (max) (MHz) 100 IOL (max) (mA) 64 IOH (max) (mA) -32 Supply current (max) (µA) 200 Features Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 8 Technology family FCT Input type TTL, TTL-Compatible CMOS Output type 3-State, CMOS Clock frequency (max) (MHz) 100 IOL (max) (mA) 64 IOH (max) (mA) -32 Supply current (max) (µA) 200 Features Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
SSOP (DBQ) 24 51.9 mm² (8.65 mm × 6 mm) SOIC (DW) 24 159.65 mm² (15.5 mm × 10.3 mm)
  • Function, Pinout, and Drive Compatible With FCT, F Logic, and AM29825
  • Reduced VOH (Typically = 3.3 V) Version of Equivalent FCT Functions
  • Edge-Rate Control Circuitry for Significantly Improved Noise Characteristics
  • Ioff Supports Partial-Power-Down Mode Operation
  • Matched Rise and Fall Times
  • Fully Compatible With TTL Input and Output Logic Levels
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • 64-mA Output Sink Current
    32-mA Output Source Current
  • High-Speed Parallel Register With Positive-Edge-Triggered D-Type Flip-Flops
  • Buffered Common Clock-Enable (EN\) and Asynchronous-Clear (CLR\) Inputs
  • 3-State Outputs
  • Function, Pinout, and Drive Compatible With FCT, F Logic, and AM29825
  • Reduced VOH (Typically = 3.3 V) Version of Equivalent FCT Functions
  • Edge-Rate Control Circuitry for Significantly Improved Noise Characteristics
  • Ioff Supports Partial-Power-Down Mode Operation
  • Matched Rise and Fall Times
  • Fully Compatible With TTL Input and Output Logic Levels
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • 64-mA Output Sink Current
    32-mA Output Source Current
  • High-Speed Parallel Register With Positive-Edge-Triggered D-Type Flip-Flops
  • Buffered Common Clock-Enable (EN\) and Asynchronous-Clear (CLR\) Inputs
  • 3-State Outputs

This bus-interface register is designed to eliminate the extra packages required to buffer existing registers and provide extra data width for wider address/data paths or buses carrying parity. The CY74FCT825T is an 8-bit buffered register with all the CY74FCT823T controls, plus multiple enables (OE\1, OE\2, OE\3) to allow multiuser control of the interface, e.g., CS\, DMA, and RD/WR\. This device is ideal for use as an output port requiring high IOL/IOH.

This device is designed for high-capacitance load drive capability, while providing low-capacitance bus loading at both inputs and outputs. Outputs are designed for low-capacitance bus loading in the high-impedance state.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

This bus-interface register is designed to eliminate the extra packages required to buffer existing registers and provide extra data width for wider address/data paths or buses carrying parity. The CY74FCT825T is an 8-bit buffered register with all the CY74FCT823T controls, plus multiple enables (OE\1, OE\2, OE\3) to allow multiuser control of the interface, e.g., CS\, DMA, and RD/WR\. This device is ideal for use as an output port requiring high IOL/IOH.

This device is designed for high-capacitance load drive capability, while providing low-capacitance bus loading at both inputs and outputs. Outputs are designed for low-capacitance bus loading in the high-impedance state.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
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技術資料

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* データシート 8-Bit Bus-Interface Register With 3-State Outputs データシート (Rev. A) 2001/11/02
* ユーザー・ガイド CYFCT Parameter Measurement Information 2001/04/02

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SSOP (DBQ) 24 Ultra Librarian
SOIC (DW) 24 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

サポートとトレーニング

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