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SN74AUP2G125

アクティブ

3 ステート出力、2 チャネル、0.8V ～ 3.6V 低消費電力バッファ

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SN74AUP2G125

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製品詳細

Technology family AUP Number of channels 2 IOL (max) (mA) 4 Supply current (max) (µA) 0.9 IOH (max) (mA) -4 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
Technology family AUP Number of channels 2 IOL (max) (mA) 4 Supply current (max) (µA) 0.9 IOH (max) (mA) -4 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
VSSOP (DCU) 8 6.2 mm² (2 mm × 3.1 mm) X2SON (DQE) 8 1.4 mm² (1.4 mm × 1 mm) UQFN (RSE) 8 2.25 mm² (1.5 mm × 1.5 mm) DSBGA (YFP) 8 1.8 mm² (— mm × — mm) DSBGA (YZP) 8 2.8125 mm² (— mm × — mm)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Max)
  • Low Dynamic-Power Consumption
    (Cpd = 4 pF Typ at 3.3 V)
  • Low Input Capacitance (CI = 1.5 pF Typ)
  • Low Noise – Overshoot and Undershoot
    <10% of VCC
  • Input-Disable Feature Allows Floating Input Conditions
  • Ioff Supports Partial-Power-Down Mode Operation
  • Input Hysteresis Allows Slow Input Transition and Better Switching
    Noise Immunity at Input
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 5.4 ns Max at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)

NanoStar is a trademark of Texas Instruments
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Max)
  • Low Dynamic-Power Consumption
    (Cpd = 4 pF Typ at 3.3 V)
  • Low Input Capacitance (CI = 1.5 pF Typ)
  • Low Noise – Overshoot and Undershoot
    <10% of VCC
  • Input-Disable Feature Allows Floating Input Conditions
  • Ioff Supports Partial-Power-Down Mode Operation
  • Input Hysteresis Allows Slow Input Transition and Better Switching
    Noise Immunity at Input
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 5.4 ns Max at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)

NanoStar is a trademark of Texas Instruments

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family ensures a very low static and dynamic power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in an increased battery life. This product also maintains excellent signal integrity (see Figure 1 and Figure 2).

The SN74AUP2G125 is a dual bus buffer gate designed for 0.8-V to 3.6-V VCC operation. This device features dual line drivers with 3-state outputs. Each output is disabled when the corresponding output-enable (OE) input is high. This device has the input-disable feature, which allows floating input signals.

To ensure the high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family ensures a very low static and dynamic power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in an increased battery life. This product also maintains excellent signal integrity (see Figure 1 and Figure 2).

The SN74AUP2G125 is a dual bus buffer gate designed for 0.8-V to 3.6-V VCC operation. This device features dual line drivers with 3-state outputs. Each output is disabled when the corresponding output-enable (OE) input is high. This device has the input-disable feature, which allows floating input signals.

To ensure the high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
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open-in-new 代替品と比較
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SN74AUC2G126 アクティブ 3 ステート出力、2 チャネル、0.8V ～ 2.7V ハイスピード バッファ Voltage range 0.8V to 2.7V, average propagation delay 1.7ns, average drive strength 9mA
SN74AUC2G125 アクティブ 3 ステート出力、2 チャネル、0.8V ～ 2.7V ハイスピード バッファ Voltage range 0.8V to 2.7V, average propagation delay 1.7ns, average drive strength 9mA
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SN74AUC2G00 アクティブ 2 チャネル、2 入力、0.8V ～ 2.7V ハイスピード NAND ゲート Voltage range 0.8V to 2.7V, average propagation delay 1.7ns, average drive strength 9mA
SN74LVC2G125 アクティブ 3 ステート出力、2 チャネル、1.65V ～ 5.5V バッファ Voltage range 1.65V to 5.5V, average propagation delay 5.5ns, average drive strength 24mA
SN74AUC2G86 アクティブ 2 チャネル、2 入力、0.8V ～ 2.7V ハイスピード XOR (排他 OR) ゲート Voltage range 0.8V to 2.7V, average propagation delay 1.7ns, average drive strength 9mA
SN74AUC2G80 アクティブ デュアル ポジティブ エッジ トリガ D タイプ フリップフロップ Voltage range 0.8V to 2.7V, average propagation delay 1.7ns, average drive strength 9mA
比較対象デバイスと類似の機能。
CD40107B アクティブ オープン ドレイン出力、2 チャネル、2 入力、3V ～ 18V NAND ゲート Voltage range 3V to 18V, average propagation delay 130ns

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* データシート SN74AUP2G125 Low-Power Dual Bus Buffer Gate With 3-State Outputs データシート (Rev. D) 2010/05/18
アプリケーション概要 シュミット トリガについて (Rev. B 翻訳版) PDF | HTML 英語版 (Rev.B) PDF | HTML 2025/05/08

設計と開発

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評価ボード

5-8-LOGIC-EVM — 5 ～ 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする汎用ロジックの評価基板 (EVM)

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ユーザー ガイド: PDF
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制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
評価ボード

5-8-NL-LOGIC-EVM — 5 ～ 8 ピン の DPW、DQE、DRY、DSF、DTM、DTQ、DTT の各パッケージに対応する、ロジック IC と変換 IC 向けの汎用評価基板 (EVM)

DTT、DRY、DPW、DTM、DQE、DQM、DSF、DTQ の各パッケージに封止済みの任意のロジック デバイスまたは変換デバイスに対応する設計を採用した汎用 EVM (評価基板) です。フレキシブルな評価が可能な基板設計を採用しています。

ユーザー ガイド: PDF | HTML
サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
シミュレーション・モデル

SN74AUP2G125 Behavioral SPICE Model

SCEM676.ZIP (7 KB) - PSpice モデル
サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VSSOP (DCU) 8 Ultra Librarian
X2SON (DQE) 8 Ultra Librarian
UQFN (RSE) 8 Ultra Librarian
DSBGA (YFP) 8 Ultra Librarian
DSBGA (YZP) 8 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

サポートとトレーニング

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