ホーム ロジックと電圧変換 フリップ フロップ、ラッチ、レジスタ D タイプ フリップ フロップ
ホーム
ロジックと電圧変換
フリップ フロップ、ラッチ、レジスタ
D タイプ フリップ フロップ

SN74HCT74

アクティブ

クリアとプリセット搭載、デュアル、D タイプ ポジティブ エッジ トリガ フリップ フロップ

ご注文はこちら
データシート

SN74HCT74

アクティブ
ご注文はこちら

製品詳細

Number of channels 2 Technology family HCT Input type TTL-Compatible CMOS Output type Push-Pull Clock frequency (max) (MHz) 25 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 40 Features Balanced outputs, High speed (tpd 10-50ns), Positive input clamp diode Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Technology family HCT Input type TTL-Compatible CMOS Output type Push-Pull Clock frequency (max) (MHz) 25 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 40 Features Balanced outputs, High speed (tpd 10-50ns), Positive input clamp diode Operating temperature range (°C) -40 to 85 Rating Catalog
SOIC (D) 14 51.9 mm² (8.65 mm × 6 mm) TSSOP (PW) 14 32 mm² (5 mm × 6.4 mm) SOP (NS) 14 79.56 mm² (10.2 mm × 7.8 mm) PDIP (N) 14 181.42 mm² (19.3 mm × 9.4 mm) SSOP (DB) 14 48.36 mm² (6.2 mm × 7.8 mm)
  • Operating voltage range of 4.5 V to 5.5 V
  • Outputs can drive up to 10 LSTTL loads
  • Low power consumption, 40-µA max I CC
  • Typical t pd = 17 ns
  • ±4-mA output drive at 5 V
  • Low input current of 1 µA max
  • Inputs are TTL-voltage compatible
  • Operating voltage range of 4.5 V to 5.5 V
  • Outputs can drive up to 10 LSTTL loads
  • Low power consumption, 40-µA max I CC
  • Typical t pd = 17 ns
  • ±4-mA output drive at 5 V
  • Low input current of 1 µA max
  • Inputs are TTL-voltage compatible

The ’HCT74 devices contain two independent D-type positive-edge-triggered flip-flops. A low level at the preset ( PRE) or clear ( CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements are transferred to the outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of CLK. Following the hold-time interval, data at the D input may be changed without affecting the levels at the outputs.

The ’HCT74 devices contain two independent D-type positive-edge-triggered flip-flops. A low level at the preset ( PRE) or clear ( CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements are transferred to the outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of CLK. Following the hold-time interval, data at the D input may be changed without affecting the levels at the outputs.
filter その他の D タイプ フリップ フロップ を検索
ダウンロード 字幕付きのビデオを表示 ビデオ

お客様が関心を持ちそうな類似品

open-in-new 代替品と比較
比較対象デバイスと同等の機能で、ピン互換製品。
SN74LV2T74-EP アクティブ エンハンスド製品、クリアとプリセット搭載、レベル シフタ内蔵、デュアル D タイプ フリップ フロップ Voltage range 1.6V to 5.5V, average propagation delay 7ns, average drive strength 8mA
SN74ACT74 アクティブ クリアとプリセット搭載、デュアル ポジティブ エッジ トリガ D タイプ フリップ フロップ Voltage range 4.5V to 5.5V, average propagation delay 8ns, average drive strength 24mA
SN74AHCT74 アクティブ クリアとプリセット搭載、デュアル ポジティブ エッジ トリガ D タイプ フリップ フロップ Voltage range 4.5V to 5.5V, average propagation delay 9ns, average drive strength 8mA
SN74LV2T74 アクティブ 1.8V ～ 5.5V、単一電源電圧、デュアル、D タイプ ポジティブ エッジ トリガ フリップ フロップ Voltage range 1.6V to 5.5V, average propagation delay 7ns, average drive strength 8mA
CD74ACT74 アクティブ セットとリセット搭載、デュアル ポジティブ エッジ トリガ D 型フリップ フロップ Voltage range 4.5V to 5.5V, average propagation delay 8ns, average drive strength 24mA

技術資料

結果が見つかりませんでした。検索条件をクリアしてから、再度検索を試してください。
2 をすべて表示
上位の文書 タイプ タイトル フォーマットオプション 最新の英語版をダウンロード 日付
* データシート SNx4HCT74 デュアル D タイプ、ポジティブ・エッジ・トリガ・フリップ・フロップ、クリアおよびプリセット付き データシート (Rev. G 翻訳版) PDF | HTML 英語版 (Rev.G) PDF | HTML 2022/12/08
アプリケーション・ノート Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 2022/12/15

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-LOGIC-EVM 評価基板 (EVM) は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SOIC (D) 14 Ultra Librarian
TSSOP (PW) 14 Ultra Librarian
SOP (NS) 14 Ultra Librarian
PDIP (N) 14 Ultra Librarian
SSOP (DB) 14 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

ビデオ