製品詳細

Technology family LS Number of channels 2 Operating temperature range (°C) 0 to 70 Rating Catalog Supply current (max) (µA) 10000
Technology family LS Number of channels 2 Operating temperature range (°C) 0 to 70 Rating Catalog Supply current (max) (µA) 10000
PDIP (N) 16 181.42 mm² 19.3 x 9.4 SOIC (D) 16 59.4 mm² 9.9 x 6 SOP (NS) 16 79.56 mm² 10.2 x 7.8
  • Applications:
    • Dual 2-to 4-Line Decoder
    • Dual 1-to 4-Line Demultiplexer
    • 3-to 8-Line Decoder
    • 1-to 8-Line Demultiplexer
  • Individual Strobes Simplify Cascading for Decoding or Demultiplexing Larger Words
  • Input Clamping Diodes Simplify System Design
  • Choice of Outputs:
    • Totem Pole ('155, 'LS155A)
    • Open-Collector ('156, 'LS156)

 

  • Applications:
    • Dual 2-to 4-Line Decoder
    • Dual 1-to 4-Line Demultiplexer
    • 3-to 8-Line Decoder
    • 1-to 8-Line Demultiplexer
  • Individual Strobes Simplify Cascading for Decoding or Demultiplexing Larger Words
  • Input Clamping Diodes Simplify System Design
  • Choice of Outputs:
    • Totem Pole ('155, 'LS155A)
    • Open-Collector ('156, 'LS156)

 

These monolithic transistor-transistor-logic (TTL) circuits feature dual 1-line-to-4-line demultiplexers with individual strobes and common binary-address inputs in a single 16-pin package. When both sections are enabled by the strobes, the common binary-address inputs sequentially select and route associated input data to the appropriate output of each section. The individual strobes permit activating or inhibiting each of the 4-bit sections as desired. Data applied to input 1C is inverted at its outputs and data applied at 2C\ is not inverted through its outputs. The inverter following the 1C data input permits use as a 3-to-8-line decoder or 1-to-8-line demultiplexer without external gating. Input clamping diodes are provided on all of these circuits to minimize transmission-line effects and simplify system design.

 

These monolithic transistor-transistor-logic (TTL) circuits feature dual 1-line-to-4-line demultiplexers with individual strobes and common binary-address inputs in a single 16-pin package. When both sections are enabled by the strobes, the common binary-address inputs sequentially select and route associated input data to the appropriate output of each section. The individual strobes permit activating or inhibiting each of the 4-bit sections as desired. Data applied to input 1C is inverted at its outputs and data applied at 2C\ is not inverted through its outputs. The inverter following the 1C data input permits use as a 3-to-8-line decoder or 1-to-8-line demultiplexer without external gating. Input clamping diodes are provided on all of these circuits to minimize transmission-line effects and simplify system design.

 

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート Dual 2-Line To 4-Line Decoders/Demultiplexers データシート 1988年 3月 1日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
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アプリケーション・ノート Designing With Logic (Rev. C) 1997年 6月 1日
アプリケーション・ノート Designing with the SN54/74LS123 (Rev. A) 1997年 3月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
PDIP (N) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian
SOP (NS) 16 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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