SN74LVC1G123

アクティブ

シュミット・トリガ入力、シングル、再トリガ可能、モノステーブル・マルチバイブレータ

製品詳細

Number of channels (#) 1 Supply voltage (Min) (V) 1.65 Supply voltage (Max) (V) 5.5 Technology Family LVC Input type Schmitt-Trigger Output type Push-Pull ICC (uA) 20 IOL (Max) (mA) 32 IOH (Max) (mA) -32 Features Over-voltage tolerant inputs, Partial power down (Ioff), High speed (tpd 10-50ns), Balanced outputs
Number of channels (#) 1 Supply voltage (Min) (V) 1.65 Supply voltage (Max) (V) 5.5 Technology Family LVC Input type Schmitt-Trigger Output type Push-Pull ICC (uA) 20 IOL (Max) (mA) 32 IOH (Max) (mA) -32 Features Over-voltage tolerant inputs, Partial power down (Ioff), High speed (tpd 10-50ns), Balanced outputs
DSBGA (YZP) 8 3 mm² .928 x 1.928 SSOP (DCT) 8 8 mm² 2.95 x 2.80 SSOP (DCT) 8 8 mm² 3 x 2.8 VSSOP (DCU) 8 5 mm² 2 x 2.3
  • Available in the Texas Instruments
    NanoFree™ Package
  • Supports 5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 8 ns at 3.3 V
  • Supports Mixed-Mode Voltage Operation on
    All Ports
  • Supports Down Translation to VCC
  • Schmitt-Trigger Circuitry on A and B Inputs for
    Slow Input Transition Rates
  • Edge Triggered From Active-High or Active-Low
     Gated Logic Inputs
  • Retriggerable for Very Long Output Pulses, Up to
    100% Duty Cycle
  • Overriding Clear Terminates Output Pulse
  • Glitch-Free Power-Up Reset on Outputs
  • Ioff Supports Live Insertion, Partial-Power-Down
    Mode, and Back-Drive Protection
  • Latch-Up Performance Exceeds 100 mA Per
    JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments
    NanoFree™ Package
  • Supports 5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 8 ns at 3.3 V
  • Supports Mixed-Mode Voltage Operation on
    All Ports
  • Supports Down Translation to VCC
  • Schmitt-Trigger Circuitry on A and B Inputs for
    Slow Input Transition Rates
  • Edge Triggered From Active-High or Active-Low
     Gated Logic Inputs
  • Retriggerable for Very Long Output Pulses, Up to
    100% Duty Cycle
  • Overriding Clear Terminates Output Pulse
  • Glitch-Free Power-Up Reset on Outputs
  • Ioff Supports Live Insertion, Partial-Power-Down
    Mode, and Back-Drive Protection
  • Latch-Up Performance Exceeds 100 mA Per
    JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

The SN74LVC1G123 device is a single retriggerable monostable multivibrator designed for 1.65-V to 5.5-V VCC operation.

This monostable multivibrator features output pulse-duration control by three methods. In the first method, the A input is low, and the B input goes high. In the second method, the B input is high, and the A input goes low. In the third method, the A input is low, the B input is high, and the clear (CLR) input goes high.

The output pulse duration is programmed by selecting external resistance and capacitance values. The external timing capacitor must be connected between Cext and Rext/Cext (positive) and an external resistor connected between Rext/Cext and VCC. To obtain variable pulse durations, connect an external variable resistance between Rext/Cext and VCC. The output pulse duration also can be reduced by taking CLR low.

Pulse triggering occurs at a particular voltage level and is not directly related to the transition time of the input pulse. The A and B inputs have Schmitt triggers with sufficient hysteresis to handle slow input transition rates with jitter-free triggering at the outputs.

The SN74LVC1G123 device is a single retriggerable monostable multivibrator designed for 1.65-V to 5.5-V VCC operation.

This monostable multivibrator features output pulse-duration control by three methods. In the first method, the A input is low, and the B input goes high. In the second method, the B input is high, and the A input goes low. In the third method, the A input is low, the B input is high, and the clear (CLR) input goes high.

The output pulse duration is programmed by selecting external resistance and capacitance values. The external timing capacitor must be connected between Cext and Rext/Cext (positive) and an external resistor connected between Rext/Cext and VCC. To obtain variable pulse durations, connect an external variable resistance between Rext/Cext and VCC. The output pulse duration also can be reduced by taking CLR low.

Pulse triggering occurs at a particular voltage level and is not directly related to the transition time of the input pulse. The A and B inputs have Schmitt triggers with sufficient hysteresis to handle slow input transition rates with jitter-free triggering at the outputs.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74LVC1G123 Single Retriggerable Monostable Multivibrator With Schmitt-Trigger Inputs データシート (Rev. D) PDF | HTML 2015年 6月 22日
アプリケーション・ノート The Davies Sinusoidal Generator PDF | HTML 2022年 10月 31日
アプリケーション・ノート Implications of Slow or Floating CMOS Inputs (Rev. E) 2021年 7月 26日
アプリケーション・ノート Designing with the SN74LVC1G123 Monostable Multivibrator (Rev. A) PDF | HTML 2020年 3月 13日
セレクション・ガイド Little Logic Guide 2014 (Rev. G) 2018年 7月 6日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート How to Select Little Logic (Rev. A) 2016年 7月 26日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新の英語版をダウンロード (Rev.AB) 2014年 11月 6日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
その他の技術資料 Design Summary for WCSP Little Logic (Rev. B) 2004年 11月 4日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート Selecting the Right Level Translation Solution (Rev. A) 2004年 6月 22日
ユーザー・ガイド Signal Switch Data Book (Rev. A) 2003年 11月 14日
アプリケーション・ノート Use of the CMOS Unbuffered Inverter in Oscillator Circuits 2003年 11月 6日
ユーザー・ガイド LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 2002年 12月 18日
アプリケーション・ノート Texas Instruments Little Logic Application Report 2002年 11月 1日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
その他の技術資料 Standard Linear & Logic for PCs, Servers & Motherboards 2002年 6月 13日
アプリケーション・ノート 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 2002年 5月 22日
アプリケーション・ノート Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 2002年 5月 10日
その他の技術資料 STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 2002年 3月 27日
アプリケーション・ノート Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
アプリケーション・ノート Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
アプリケーション・ノート CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
アプリケーション・ノート LVC Characterization Information 1996年 12月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
設計ガイド Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
アプリケーション・ノート Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページを表示してください。

評価ボード

5-8-LOGIC-EVM — 5 ピンから 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする、汎用ロジックの EVM

Flexible EVM designed to support any device that has a DCK, DCT, DCU, DRL, or DBV package in a 5 to 8 pin count.
ユーザー・ガイド: PDF
シミュレーション・モデル

HSPICE Model for SN74LVC1G123

SCEJ262.ZIP (98 KB) - HSpice Model
シミュレーション・モデル

SN74LVC1G123 IBIS Model

SCEM427.ZIP (45 KB) - IBIS Model
リファレンス・デザイン

TIDA-060008 — RS-232 信号を RS-485 信号に変換するリファレンス・デザイン

This reference design provides a circuit of converting RS-232 signaling to RS-485 signaling. This allows for long-distance communication, since the range supported by RS-232 is normally less than 50 feet while the range for RS-485's can exceed 1000 feet. The design implements bidirectional (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0056 — BeagleBone Black 上の PRU-ICSS 付きサーマル・プリントのリファレンス・デザイン

The Programmable Realtime Unit – Industrial Communications Sub-System (PRU-ICSS) is a versatile component of the AM335x SoC that enables real-time, deterministic, fast GPIO control, even when running a non-deterministic operating system. This reference design provides a concrete use case and (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 ダウンロード
DSBGA (YZP) 8 オプションの表示
SM8 (DCT) 8 オプションの表示
VSSOP (DCU) 8 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 材料 (内容)
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

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