ADS42LB49
- Dual Channel
- 14- and 16-Bit Resolution
- Maximum Clock Rate: 250 MSPS
- Analog Input Buffer with High Impedance Input
- Flexible Input Clock Buffer with
Divide-by-1, -2, and -4 - 2-VPP and 2.5-VPP Differential Full-Scale Input (SPI-Programmable)
- DDR or QDR LVDS Interface
- 64-Pin VQFN Package (9-mm × 9-mm)
- Power Dissipation: 820 mW/ch
- Aperture Jitter: 85 fS
- Internal Dither
- Channel Isolation: 100 dB
- Performance at fIN
= 170 MHz at 2 VPP, –1 dBFS
- SNR: 73.2 dBFS
- SFDR:
- 87 dBc (HD2 and HD3)
- 100 dBc (Non HD2 and HD3)
- Performance at fIN = 170 MHz:
2.5 VPP, –1 dBFS- SNR: 74.9 dBFS
- SFDR:
- 85 dBc (HD2 and HD3)
- 97 dBc (Non HD2 and HD3)
The ADS42LB49 and ADS42LB69 are a family of
high-linearity, dual-channel, 14- and 16-bit,
250-MSPS, analog-to-digital converters (ADCs) supporting DDR and QDR LVDS output interfaces.
The buffered analog input provides uniform input impedance across a wide frequency range while
minimizing sample-and-hold glitch energy. A sampling clock divider allows more flexibility for
system clock architecture design. The ADS42LBx9 provides excellent spurious-free dynamic range
(SFDR) over a large input frequency range with low-power consumption.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | ADS42LBx9 14- and 16-Bit, 250-MSPS, Analog-to-Digital Converters datasheet (Rev. F) | PDF | HTML | 2016. 5. 2 | |
| * | 사용 설명서 | Interfacing Altera FPGAs to ADS4249 and DAC3482 (TIDA-00069 Reference Guide) | 2012. 7. 10 | ||
| 애플리케이션 노트 | Correcting the Low-Frequency Response of the ADS42LBxx, ADS42JBxx for Time-Domai | 2016. 5. 2 | |||
| 애플리케이션 노트 | Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) | 2015. 5. 22 | |||
| 애플리케이션 노트 | Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) | 2013. 7. 19 |
설계 및 개발
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