ADS61B49
- Integrated high impedance analog input buffer
- Maximum sample rate: 250MSPS
- 14-Bit resolution – ADS61B49
- 12-Bit resolution – ADS61B29
- 790mW Total power dissipation at 250MSPS
- Double Data Rate (DDR) LVDS and parallel CMOS output options
- Programmable fine gain up to 6dB for SNR/SFDR trade-off and 1Vpp full-scale operation
- DC offset correction
- Supports input clock amplitude down to 400mVPP differential
- 48-QFN package (7mm × 7mm)
- Pin compatible with ADS6149 family
The ADS61B49 (ADS61B29) is a 14-bit (12-bit) A/D converter with a sampling rate up to 250 MSPS. It combines high dynamic performance and low power consumption in a compact 48-QFN package. An integrated analog buffer makes it well-suited for multi-carrier, wide bandwidth communications applications. The buffer maintains constant performance and input impedance across a wide frequency range.
The ADS61B49 (ADS61B29) has fine gain options that can be used to improve SFDR performance at lower full-scale input ranges. It includes a dc offset correction loop that can be used to cancel the ADC offset. Both Double Data Rate (DDR) LVDS and parallel CMOS digital output interfaces are available. At lower sampling rates, the ADC automatically operates at scaled down power with no loss in performance.
It includes internal references while the traditional reference pins and associated decoupling capacitors have been eliminated. The device is specified over the industrial temperature range (–40°C to 85°C).
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | ADS61Bx9 14-/12-Bit, 250MSPS ADCs With Integrated Analog Buffer datasheet (Rev. C) | PDF | HTML | 2026. 5. 20 | |
| 애플리케이션 노트 | Design Considerations for Avoiding Timing Errors during High-Speed ADC, LVDS Dat (Rev. A) | 2015. 5. 22 | |||
| 애플리케이션 노트 | Why Use Oversampling when Undersampling Can Do the Job? (Rev. A) | 2013. 7. 19 | |||
| 애플리케이션 노트 | Band-Pass Filter Design Techniques for High-Speed ADCs | 2012. 2. 27 | |||
| 사용 설명서 | GC5325 System Evaluation Kit (Rev. F) | 2011. 4. 20 | |||
| 애플리케이션 노트 | Driving High-Speed ADCs: Circuit Topologies and System-Level Parameters (Rev. A) | 2010. 9. 10 | |||
| 애플리케이션 노트 | Smart Selection of ADC/DAC Enables Better Design of Software-Defined Radio | 2009. 4. 28 | |||
| 애플리케이션 노트 | CDCE62005 as Clock Solution for High-Speed ADCs | 2008. 9. 4 | |||
| 애플리케이션 노트 | CDCE72010 as a Clocking Solution for High-Speed Analog-to-Digital Converters | 2008. 6. 8 | |||
| 애플리케이션 노트 | Phase Noise Performance and Jitter Cleaning Ability of CDCE72010 | 2008. 6. 2 | |||
| 애플리케이션 노트 | QFN Layout Guidelines | 2006. 7. 28 |
설계 및 개발
추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.
HSADC-SPI-UTILITY — ADS5400 EVM GUI
SBAC120 — TIGAR Support Files
ANALOG-ENGINEER-CALC — PC software analog engineer's calculator
아날로그 엔지니어의 계산기는 아날로그 회로 설계 엔지니어가 정기적으로 사용하는 많은 반복 계산의 속도를 높이도록 설계되었습니다. 이 PC 기반 툴은 피드백 저항을 사용한 연산 증폭기 게인 설정부터 아날로그-디지털 컨버터(ADC) 드라이브 버퍼 회로 안정화를 위한 적절한 회로 설계 요소 선택에 이르기까지 다양한 일반적인 계산 목록이 포함된 그래픽 인터페이스를 제공합니다.
이 계산기는 독립 실행형 툴로 유용할 뿐만 아니라 아날로그 엔지니어의 포켓 레퍼런스에 설명된 개념과도 잘 어울립니다.
JITTER-SNR-CALC — Jitter and SNR calculator
JITTER-SNR-CALC can be used for calculating theoretical Signal to Noise (SNR) performance of ADCs based on input frequency and clock jitter.
SBAC119 — TIGAR (Texas Instruments Graphical Evaluation of ADC Response Tool)
| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |