ADS58J63
- Quad Channel
- 14-Bit Resolution
- Maximum Clock Rate: 500 MSPS
- Input Bandwidth (3 dB): 900 MHz
- On-Chip Dither
- Analog Input Buffer with High-Impedance Input
- Output Options:
- Rx: Decimate-by-2 and -4 Options with Low-
Pass Filter - 200-MHz Complex Bandwidth or 100-MHz
Real Bandwidth Support - DPD FB: Burst Mode with 14-Bit Output
- Rx: Decimate-by-2 and -4 Options with Low-
- 1.9-VPP Differential Full-Scale Input
- JESD204B Interface:
- Subclass 1 Support
- 1 Lane per ADC Up to 10 Gbps
- Dedicated SYNC pin for pair of channels
- Support for Multi-Chip Synchronization
- 72-Pin VQFN Package (10 mm × 10 mm)
- Key Specifications:
- Power Dissipation: 675 mW/ch
- Spectral Performance (Un-decimated)
- fIN = 190 MHz IF at –1 dBFS:
- SNR: 70.4 dBFS
- NSD: –154.4 dBFS/Hz
- SFDR: 86 dBc (HD2, HD3),
95 dBFS (non HD2, HD3)
- fIN = 370 MHz IF at –3 dBFS:
- SNR: 68.5 dBFS
- NSD: –152.5 dBFS/Hz
- SFDR: 81 dBc (HD2, HD3),
86 dBFS (non HD2, HD3)
- fIN = 190 MHz IF at –1 dBFS:
The ADS58J63 is a low-power, wide-bandwidth, 14-bit, 500-MSPS, quad-channel, telecom receiver device. The ADS58J63 supports a JESD204B serial interface with data rates up to 10 Gbps with one lane per channel. The buffered analog input provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy. The ADS58J63 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption. The digital signal processing block includes complex mixers followed by low-pass filters with decimate-by-2 and -4 options supporting up to 200-MHz receive bandwidth. The ADS58J63 also supports a 14-bit, 500-MSPS output in burst-mode making the device suitable for a DPD observation receiver.
The JESD204B interface reduces the number of interface lines, thus allowing high system integration density. An internal phase locked loop (PLL) multiplies the incoming analog-to-digital converter (ADC) sampling clock to derive the bit clock, which is used to serialize the 14-bit data from each channel.
技術文件
| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 資料表 | ADS58J63 Quad-Channel, 14-Bit, 500-MSPS Telecom Receiver Device datasheet (Rev. A) | PDF | HTML | 2015/6/29 | ||
| 設計指南 | ADS58J63_A_DESIGN_PACKAGE | 2015/6/17 |
設計與開發
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ADS58J63EVM — ADS58J63 評估模組
ADS58J63EVM 是一種評估模組 (EVM)，可用於評估德州儀器 (TI) 的 ADS58J63 和 LMK04828 時鐘抖動清除器。ADS58J63 是一款低功耗、寬頻寬、14 位元、500MSPS 四通道類比數位轉換器 (ADC)，具備緩衝類比輸入與採用 JESD204B 介面的輸出。此 EVM 具有變壓器耦合類比輸入，可適應廣泛的訊號來源和頻率。LMK04828 為完整的 JESD204B 子類 1 計時解決方案，提供超低抖動和相位雜訊 ADC 取樣時鐘，以及系統參考時鐘和裝置取樣時鐘。
ADS58J63 和 LMK04828 是透過易於使用的軟體 GUI (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統，從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。
JESD204 快速設計 IP 無需權利金，用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結，針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後，透過安全下載連結提供 IP。
JESD204 快速設計 IP 支援下列 (...)
DATACONVERTERPRO-SW — 高速資料轉換器 Pro GUI 安裝程式，v5.31
這款高速資料轉換器專業 GUI 是一款 PC（與 Windows® XP/7/10 相容）程式，旨在協助評估大多數 TI 高速資料轉換器 [類比轉數位轉換器 (ADC) 和數位轉類比轉換器 (DAC)] 和類比前端 (AFE) 平台。DATACONVERTERPRO-SW 旨在支援整個 TSW14xxx 系列資料擷取和模式產生卡，為時域和頻域中的資料轉換器分析提供強大且快速的解決方案，並支援單音、多音和調變訊號。此 GUI 也與 TI 模式產生 GUI 相容，可快速合成單音、多音和調變訊號。
使用者可以向 DATACONVERTERPRO-SW 提供自訂模式，以載入到 TI DAC。支援從 (...)
SLAC594 — ADS54Jxx EVM GUI
ANALOG-ENGINEER-CALC — PC software analog engineer's calculator
類比工程師的計算機旨在加速類比電路設計工程師定期使用的許多重複計算。此基於 PC 的工具提供圖形介面，列出各種常見計算，從使用回饋電阻器設定運算放大器增益到選擇適當的電路設計元件以穩定類比數位轉換器 (ADC) 驅動緩衝電路。
除了作為獨立工具使用外，此計算機還與類比工程師口袋參考中描述的概念相得益彰。
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| VQFNP (RMP) | 72 | Ultra Librarian |