TI-JESD204-IP

JESD204 快速設計 IP 被設計用於幫助 FPGA 工程師快速實現可運作的 JESD204 系統，從而加速開發過程。該 IP 的架構設計使得下游數位處理和其他應用邏輯能夠隔離於 JESD204 通訊協定的大多數性能和時序關鍵約束之外。該 IP 能夠幫助設計人員減少韌體開發時間並簡化 FPGA 的整合。

JESD204 快速設計 IP 無需權利金，用於 TI 高速資料轉換器。TI 將協助使用者配置初始連結，針對特定 FPGA 平台與 TI 資料轉換器 JMODE 之間的使用進行自訂。TI 將在 IP 測試完成並準備部署後，透過安全下載連結提供 IP。

JESD204 快速設計 IP 支援下列 FPGA 系列：

• Xilinx® Virtex™ UltraScale™ 和 UltraScale+™
• Xilinx Kintex™ UltraScale 和 UltraScale+
• Xilinx Zynq™ UltraScale+ 和 Zynq UltraScale+（自動）
• Xilinx Artix™ 7 和 Artix 7（自動）
• Xilinx Virtex 7
• Xilinx Kintex 7 和 Kintex 7（自動）
• Xilinx Zynq7000 和 Zynq7000（自動）

開始

開始使用 JESD204 快速設計 IP：

• 步驟 1：為您的系統選擇 TI 高速資料轉換器、JESD204 模式與 FPGA
• 步驟 2：要求 JESD204 快速設計 IP

• 相容於 JEDEC JESD204a/b/c 通訊協定
• 支援子類 1 的確定性延遲和多裝置同步
• 支援的通道速率
• • 在 8b/10b 模式下最高可達 16.375 Gbps
  • 在 64b/66b 模式下最高可達 20 Gbps
• 支援所有與通訊協定相關的錯誤偵測和報告功能
• 整合傳輸層將通道資料轉換為樣品（不支援 HD 模式）
• 在 FPGA 中最佳化了邏輯和記憶體佔用，為應用邏輯釋放了資源（在可能的情況下，使用更小且成本更低的 FPGA）
• 創新設計功能，包括以與線速率不同步的時鐘速率匯出資料