Dieses Referenzdesign skizziert ein sicheres STO-Subsystem (Torque Off-Drehmomentabschaltung) für einen dreiphasigen Inverter mit isolierten IGBT-Gatetreibern mit CMOS-Eingang. Das STO-Subsystem benützt eine Zweikanal-Architektur (1oo2) mit einer Hardware-Fehlertoleranz von 1 (HFT=1). Ihre Implementierung folgt einem Abschaltablaufkonzept. Wenn die dualen STO-Eingänge (STO_1 und STO_2) auf Active-Low wechseln, werden die entsprechenden Stromversorgungen der Primär- und Sekundärseite der sechs isolierten IGBT-Gatetreiber durch Lastschalter abgeschaltet. Dadurch entfällt die Möglichkeit, den Motor zu steuern und einzuschalten. Das STO-Referenzdesign (1oo2) ist von TÜV SÜD als allgemein geeignet für SIL 3 und PL e/Cat eingestuft worden. 3.
Merkmale
- Zweikanal-STO-Architektur (1oo2), eingestuft von TÜV SÜD als geeignet für SIL 3 (IEC 61508) und PL e/Kat. 3 (ISO 13849)
- TÜV Bericht, Beschreibung des Sicherheitskonzepts und qualitative System-FMEA verfügbar zur weiteren Unterstützung der Entwickler bei der Implementierung des STO-Subsystems
- STO-Subsystem für dreiphasige Inverter mit isolierten IGBT-Gatetreibern mit CMOS-Eingang, wie zum Beispiel ISO5852S, UCC21750 oder UCC5350
- Isolierte 24-V-Eingangsempfänger ISO1211 gemäß IEC 61131-2 mit ± 60-V-Eingangstoleranz mit Verpolungsschutz
- Schnittstelle zum MCU (SIL 1) zur Diagnoseabdeckung der Lastschalter in den STO-Subsystemen
- Option zur Überwachung der Eingangs- und Ausgangsversorgungs-UVLO des ISO5852S über den RDY-Pin und zusätzliche Überwachungsfunktionen mit integriertem isoliertem UCC21750-Analog/Digital-PWM-Sensor