TIDA-00153

高速 ADC を使った JESD204B リンク・レイテンシ設計

TIDA-00153

設計ファイル

概要

JESD204B links are the latest trend in data-converter digital interfaces. These links take advantage of high-speed serial-digital technology to offer many compelling benefits including improved channel densities. This reference design addresses one of the challenges of adopting the new interface: understanding and designing the link latency. An example achieves deterministic latency and determines the link latency of a system containing the Texas Instruments LM97937 ADC and Xilinx Kintex 7 FPGA.

特長
  • Guarantee deterministic latency across the JESD204B link
  • Understand the tradeoff between link latency and tolerance to link delay variation
  • Use a formulaic and procedure-based approach to design the link latency
  • Implement a JESD204B link using Texas Instruments' ADC16DX370 or LM97937 ADC and a Xilinx Kintex 7 FPGA

組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。

設計ファイルと製品

設計ファイル

すぐに使用できるシステム・ファイルをダウンロードすると、設計プロセスを迅速化できます。

TIDU171.PDF (125 K)

リファレンス・デザインの概要と検証済みの性能テスト・データ

TIDU229.PDF (392 K)

効率グラフや試験の前提条件などを含める、このリファレンス・デザインに関する試験結果

TIDR411.PDF (162 K)

設計レイアウトとコンポーネントを示した詳細な回路図

TIDR412.PDF (75 K)

設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト

TIDC288.ZIP (706 K)

PCB 設計の基板層に関する情報を記載した設計ファイル

製品

設計や代替製品候補に TI 製品を含めます。

クロック・ジッタ・クリーナとシンクロナイザ

LMK048282370 ~ 2630MHz の VCO0 内蔵、超低ノイズ、JESD204B 準拠クロック・ジッタ・クリーナ。

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リニア・レギュレータと低ドロップアウト (LDO) レギュレータ

LP3878-ADJイネーブル搭載、800mA、16V、調整可能な低ドロップアウト電圧レギュレータ

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リニア・レギュレータと低ドロップアウト (LDO) レギュレータ

LP5900イネーブル搭載、150mA、低ノイズ、低静止電流 (IQ)、低ドロップアウト電圧レギュレータ

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高速 ADC (≥10 MSPS 超過)

ADC16DX370デュアル・チャネル、16 ビット、370MSPS AD コンバータ(ADC)

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* 設計ガイド JESD204B Link Latency Design with the ADC16DX370 and Kintex 7 2014年 2月 18日
試験報告書 TIDA-00153 Test Results 2014年 2月 19日

サポートとトレーニング

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