TIDEP0060
使用 DSP+ARM SoC 的最佳化雷達系統參考設計
TIDEP0060
概覽
對於目前使用 FPGA 或 ASIC 連接高速資料轉換器的現代雷達系統開發人員，因其需要透過提升性能並大幅降低成本、功耗和尺寸來加快上市速度，此參考設計十分適合，因為其中包括首款整合了 JESD204B 介面和數位前端 (DFE) 處理功能的廣泛可用型處理器。連接至 ADC14X250 和 DAC38J84 可為雷達、電子作戰、運算平台和轉發器等航空電子與國防應用提供高效率的解決方案。
特點
- 透過 JESD204B，實現訊號處理器與資料轉換器的輕鬆整合
- 在連接至 ADC14X250 的情況下對單個 100MHz 通道進行取樣
- 用於濾波、降採樣或升採樣的 DFE 處理；FFTC 硬體加速器可減輕運算密集型 2D FFT 運作的負擔，實現低延遲和高準確度
- 具備 JESD 附加訊號處理解決方案的寬頻取樣，包括數位訊號處理器 (DSP)、ADC 與 DAC 板、示範軟體、設定 GUI 與入門指南
- 健全的展示與開發平台，包含三個 EVM、具確定性延遲的介面卡、原理圖、BOM、使用者指南、效能指標、軟體與展示範例
已開發完全組裝的電路板，僅供測試與性能驗證，且為非賣品。
設計檔案與產品
設計檔案
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產品
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技術文件
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| 重要文件 | 類型 | 標題 | 格式選項 | 下載最新的英文版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 設計指南 | Optimized Radar System Design Using a DSP+ARM SoC and ADC14X250 Design Guide | 2015/12/8 | |||
| 應用說明 | 66AK2L06 JESD Attachment to ADC14X250/DAC38J84 (Rev. A) | 2016/6/24 | ||||
| 白皮書 | Optimizing Modern Radar Systems using Low- Latency, High-Performance FFT Coproce | 2015/12/17 | ||||
| Product overview | 66AK2L06 SoC Product Bulletin | 2015/4/15 |